JPH01194196A - 内容アドレスメモリ - Google Patents
内容アドレスメモリInfo
- Publication number
- JPH01194196A JPH01194196A JP1834488A JP1834488A JPH01194196A JP H01194196 A JPH01194196 A JP H01194196A JP 1834488 A JP1834488 A JP 1834488A JP 1834488 A JP1834488 A JP 1834488A JP H01194196 A JPH01194196 A JP H01194196A
- Authority
- JP
- Japan
- Prior art keywords
- cam
- memory
- bit
- volatile
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 15
- 230000001066 destructive effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 240000000018 Gnetum gnemon Species 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性の内容アドレスメモリ （Ｃｏｎ
ｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ ；
以下ＣＡＭと称する）に関するものである。
ｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ ；
以下ＣＡＭと称する）に関するものである。
第３図は文献［アイニスニスシーシー ダイジェスト
オプ テクニカル ペーパーズＪ（”ＩＳ Ｓ ＣＣＤ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
″、 ｐ、４２−４３ （１９８５） ） に示され
た従来の揮発性のＣＡＭを示す回路図であり、ＣＭＯＳ
スタティックＲＡＭ部１と一致検出部２とから構成され
ている。一致検出部２は４つのＭＯＳ）ランジスタ３〜
６からなり、トランジスタ３と４，５と６は直列接続さ
れ、トランジスタ３のソースは接地され、ゲートはフリ
ップフロップ１ａの第２の記憶ノードＮ２に接続され、
トランジスタ４のゲートはビット線７に、ドレインは一
致検出線８にそれぞれ接続される。トランジスタ５のソ
ースは接地され、ゲートはフリップフロップ１ａの第１
の記憶ノードＮ１に接続され、トランジスタ６のゲート
はビゴ線１２に、ドレインは一致検出線８に接続される
。
オプ テクニカル ペーパーズＪ（”ＩＳ Ｓ ＣＣＤ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
″、 ｐ、４２−４３ （１９８５） ） に示され
た従来の揮発性のＣＡＭを示す回路図であり、ＣＭＯＳ
スタティックＲＡＭ部１と一致検出部２とから構成され
ている。一致検出部２は４つのＭＯＳ）ランジスタ３〜
６からなり、トランジスタ３と４，５と６は直列接続さ
れ、トランジスタ３のソースは接地され、ゲートはフリ
ップフロップ１ａの第２の記憶ノードＮ２に接続され、
トランジスタ４のゲートはビット線７に、ドレインは一
致検出線８にそれぞれ接続される。トランジスタ５のソ
ースは接地され、ゲートはフリップフロップ１ａの第１
の記憶ノードＮ１に接続され、トランジスタ６のゲート
はビゴ線１２に、ドレインは一致検出線８に接続される
。
次に動作について説明する。ＣＡＭとは、アドレスを指
定してデータの読書きをする通常のメモリ機能に加え、
情報内容を指定することによりその情報が蓄積されてい
るアドレスの検索が行えるメモリのことである。
定してデータの読書きをする通常のメモリ機能に加え、
情報内容を指定することによりその情報が蓄積されてい
るアドレスの検索が行えるメモリのことである。
−数構索を行なう時は、ワード線１１を全て“Ｌ″にし
、−数構出ｖＡ８を“Ｈ”にプリチャージし、ビット線
７に検索データ、ビット線１２に検索データの反転信号
をそれぞれ印加することにより行なう。例えば、“１”
を検索したい時は、ビット線７を“Ｈ”、ビット線１２
を“Ｌ”にする。
、−数構出ｖＡ８を“Ｈ”にプリチャージし、ビット線
７に検索データ、ビット線１２に検索データの反転信号
をそれぞれ印加することにより行なう。例えば、“１”
を検索したい時は、ビット線７を“Ｈ”、ビット線１２
を“Ｌ”にする。
メモリセルに“１”が記憶されている（ノードＮ１が“
Ｈ”、Ｎ２が“Ｌ”）の場合、トランジスタ４．５が導
通するが３，６は非導通であるので一致検出線８は“Ｈ
”のまま保たれる。もし“０”が記憶されている（ノー
ドＮ１が“Ｌ″、Ｎ２がＨ”）ならトランジスタ３．４
が導通し一致検出線８は放電され接地電位となる。
Ｈ”、Ｎ２が“Ｌ”）の場合、トランジスタ４．５が導
通するが３，６は非導通であるので一致検出線８は“Ｈ
”のまま保たれる。もし“０”が記憶されている（ノー
ドＮ１が“Ｌ″、Ｎ２がＨ”）ならトランジスタ３．４
が導通し一致検出線８は放電され接地電位となる。
従来のＣＡＭは以上のように構成されているので、電源
がオフされるとデータが消えてしまうという欠点があっ
た。
がオフされるとデータが消えてしまうという欠点があっ
た。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、電源オフ時のデータの消失を防
止することができる不揮発性のＣＡＭを得ることを目的
とする。
ためになされたもので、電源オフ時のデータの消失を防
止することができる不揮発性のＣＡＭを得ることを目的
とする。
この発明に係るＣＡＭは、メモリセルを２つの不揮発性
メモリセルで構成したものである。
メモリセルで構成したものである。
この発明においては、メモリセルを２つの不揮発性メモ
リトランジスタで構成したので、該両メモリトランジス
タは不揮発性の記憶、非破壊読出しによるデータ検索を
担う。
リトランジスタで構成したので、該両メモリトランジス
タは不揮発性の記憶、非破壊読出しによるデータ検索を
担う。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による内容アドレスメモリを
示し、図において、９．１０は第１．第２のＥＰＲＯＭ
メモリトランジスタであり、トランジスタ９のドレイン
はビット線７．ゲートはワード線１１．ソースは一致検
出線８に接続される。
示し、図において、９．１０は第１．第２のＥＰＲＯＭ
メモリトランジスタであり、トランジスタ９のドレイン
はビット線７．ゲートはワード線１１．ソースは一致検
出線８に接続される。
次に第１図および第２図を用いて動作の説明を行なう。
データ“１゛の書込みは、第２のＥＰＲＯＭメモリトラ
ンジスタ１０に“Ｈ”の書込みをすることにより行なう
。この“Ｈ”の書込みは、ビット線１２．ワードｖＡ１
１に高圧を印加し一致検出線８を接地しフローティング
ゲートに電子を注入することで実行できる。そして第２
のＥＰＲＯＭメモリトランジスタ１０のしきい値を高く
することで、読出し時、ワード線１１が“Ｈ”になって
も、トランジスタｌＯは導通しないようにする。トラン
ジスタ９は消去状態のままであり、しきい値が低く、ワ
ード線が“Ｈ”になると導通する。“０”書込みは逆に
第１のＥＰＲＯＭメモリトランジスタ９に“Ｈ”の書込
みをすることにより行なう。
ンジスタ１０に“Ｈ”の書込みをすることにより行なう
。この“Ｈ”の書込みは、ビット線１２．ワードｖＡ１
１に高圧を印加し一致検出線８を接地しフローティング
ゲートに電子を注入することで実行できる。そして第２
のＥＰＲＯＭメモリトランジスタ１０のしきい値を高く
することで、読出し時、ワード線１１が“Ｈ”になって
も、トランジスタｌＯは導通しないようにする。トラン
ジスタ９は消去状態のままであり、しきい値が低く、ワ
ード線が“Ｈ”になると導通する。“０”書込みは逆に
第１のＥＰＲＯＭメモリトランジスタ９に“Ｈ”の書込
みをすることにより行なう。
続出しは、第１．第２のＥＰＲＯＭメモリトランジスタ
のどちらが導通状態であるかを検出することにより行な
う。
のどちらが導通状態であるかを検出することにより行な
う。
次に一致検索時の動作について説明する。
−数構索時は、まず−数構索ｖＡ８を“Ｈ”にプリチャ
ージし、“１“を検索したいのであれば当＝亥ビットの
ビット線７を“Ｈ″、ビット線１２を“Ｌ”にする。ま
た“０”を検索したいのであれば当該ビットのビット線
７を“Ｌ”、ビット線１２を“Ｈ”にし、その後ワード
線を立上げる。
ージし、“１“を検索したいのであれば当＝亥ビットの
ビット線７を“Ｈ″、ビット線１２を“Ｌ”にする。ま
た“０”を検索したいのであれば当該ビットのビット線
７を“Ｌ”、ビット線１２を“Ｈ”にし、その後ワード
線を立上げる。
検索データと記憶データとが一致したビットでは、消去
状態（シきい値が低い）のメモリトランジスタのドレイ
ンのレベルが”Ｈ″であるため、−数構索′！ａ８にプ
リチャージされた電荷は抜けず“Ｈ”のままであるが、
一致しないと消去状態のメモリトランジスタのドレイン
のレベルが“Ｌ”となり、−数構索線が放電され“Ｌ”
となる。
状態（シきい値が低い）のメモリトランジスタのドレイ
ンのレベルが”Ｈ″であるため、−数構索′！ａ８にプ
リチャージされた電荷は抜けず“Ｈ”のままであるが、
一致しないと消去状態のメモリトランジスタのドレイン
のレベルが“Ｌ”となり、−数構索線が放電され“Ｌ”
となる。
このように、１バイトのデータがすべて一致すれば一致
検出線は“Ｈ”レベルを保ち、１ビツトでも不一致があ
れば“し”レベルになる。
検出線は“Ｈ”レベルを保ち、１ビツトでも不一致があ
れば“し”レベルになる。
以上のようにして一致検出が行われる。
このように本実施例ではメモリセルに不揮発性メモリを
用いたので、電源をオフした場合でもデータの消失を防
止することができる。
用いたので、電源をオフした場合でもデータの消失を防
止することができる。
なお、メモリセルはＥＰＲＯＭに限るものではなく、Ｅ
Ｅ Ｐ ＲＯＭ、 ＲＯＭであってもよい。
Ｅ Ｐ ＲＯＭ、 ＲＯＭであってもよい。
以上のように、この発明に係る内容アドルスメモリによ
れば、２ビツトのＥＰＲＯＭで１ビツトのＣＡ Ｍのセ
ルを構成したので、大容量かつ不揮発性のＣＡＭが実現
できるという効果がある。
れば、２ビツトのＥＰＲＯＭで１ビツトのＣＡ Ｍのセ
ルを構成したので、大容量かつ不揮発性のＣＡＭが実現
できるという効果がある。
第１閣は本発明の一実施例による内容アドレスメモリを
示す図、第２図は本発明の一実施例の動作を説明するた
めの図、第３図は従来の揮発性ＣＡＭを示す図である。 図において、１はＣＭＯ３ＲＡＭ部、１ａはフリップフ
ロップ、２は一致検出部、３〜６は一致検出トランジス
タ、７はビット綿、８は一致検出線、９．１０は第１．
第２のＥＰＲＯＭメモリトランジスタ、１１はワード線
、１２はビット線である。
示す図、第２図は本発明の一実施例の動作を説明するた
めの図、第３図は従来の揮発性ＣＡＭを示す図である。 図において、１はＣＭＯ３ＲＡＭ部、１ａはフリップフ
ロップ、２は一致検出部、３〜６は一致検出トランジス
タ、７はビット綿、８は一致検出線、９．１０は第１．
第２のＥＰＲＯＭメモリトランジスタ、１１はワード線
、１２はビット線である。
Claims (1)
- （１）各ビットのメモリセルを第１、第２の不揮発性メ
モリトランジスタから構成し、 第１の不揮発性メモリトランジスタのドレインを第１の
ビット線、コントロールゲートをワード線、ソースを一
致検出線にそれぞれ接続し、第２の不揮発性メモリトラ
ンジスタのドレインを第２のビット線、コントロールゲ
ートをワード線、ソースを一致検出線にそれぞれ接続し
てなることを特徴とする内容アドレスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1834488A JPH01194196A (ja) | 1988-01-28 | 1988-01-28 | 内容アドレスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1834488A JPH01194196A (ja) | 1988-01-28 | 1988-01-28 | 内容アドレスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194196A true JPH01194196A (ja) | 1989-08-04 |
Family
ID=11969039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1834488A Pending JPH01194196A (ja) | 1988-01-28 | 1988-01-28 | 内容アドレスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194196A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189980A (ja) * | 1992-01-10 | 1993-07-30 | Kawasaki Steel Corp | 連想メモリ装置 |
| JPH0612884A (ja) * | 1992-06-30 | 1994-01-21 | Nec Corp | 連想記憶装置 |
| US5305262A (en) * | 1991-09-11 | 1994-04-19 | Kawasaki Steel Corporation | Semiconductor integrated circuit |
| US5347483A (en) * | 1992-03-06 | 1994-09-13 | Sharp Kabushiki Kaisha | Non-volatile associative memory with low transistor count |
| US5388065A (en) * | 1991-05-16 | 1995-02-07 | Kawasaki Steel Corporation | Semiconductor integrated circuit |
-
1988
- 1988-01-28 JP JP1834488A patent/JPH01194196A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5388065A (en) * | 1991-05-16 | 1995-02-07 | Kawasaki Steel Corporation | Semiconductor integrated circuit |
| US5305262A (en) * | 1991-09-11 | 1994-04-19 | Kawasaki Steel Corporation | Semiconductor integrated circuit |
| JPH05189980A (ja) * | 1992-01-10 | 1993-07-30 | Kawasaki Steel Corp | 連想メモリ装置 |
| JP2724066B2 (ja) * | 1992-01-10 | 1998-03-09 | 川崎製鉄株式会社 | 連想メモリ装置 |
| US5347483A (en) * | 1992-03-06 | 1994-09-13 | Sharp Kabushiki Kaisha | Non-volatile associative memory with low transistor count |
| JPH0612884A (ja) * | 1992-06-30 | 1994-01-21 | Nec Corp | 連想記憶装置 |
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