JPH01192164A - Semiconductor device and manufacture thereof - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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Abstract
Description
【発明の詳細な説明】
〔概要〕
トレンチキャパシタとトランジスタとの組み合わせより
なる半導体装置の改良とその製造方法の改良とに関し、
トレンチキャパシタとトランジスタとが絶縁分離された
構造のであり、しかも、素子の表面が平坦化された半導
体装置とその製造方法とを提供することを目的とし、
トレンチキャパシタとトランジスタとを埋め込みコンタ
クト層または埋め込み型の第２のトレンチキャパシタを
介して接続するように構成されている。[Detailed Description of the Invention] [Summary] Regarding the improvement of a semiconductor device consisting of a combination of a trench capacitor and a transistor, and the improvement of its manufacturing method, the trench capacitor and the transistor have a structure insulated and separated, and The present invention aims to provide a semiconductor device with a flattened surface and a manufacturing method thereof, and is configured to connect a trench capacitor and a transistor via a buried contact layer or a buried second trench capacitor. .
本発明は、トレンチキャパシタとトランジスタとの組み
合わせよりなる半導体装置の改良とその製造方法の改良
とに関する。The present invention relates to an improvement in a semiconductor device comprising a combination of a trench capacitor and a transistor, and an improvement in a method for manufacturing the same.
ＤＲＡＭ等キャパシタとトランジスタとの組み合わせよ
りなる半導体装置の集積度を向上するために、キャパシ
タをトレンチキャパシタにする努力がなされている。か
＼るトレンチキャパシタとトランジスタとの組み合わせ
よりなる半導体装置を構成するトレンチキャパシタを微
細化するために、第１θ図に示すような、トレンチキャ
パシタとトランジスタとを絶縁分離する手法が開発され
た。In order to improve the degree of integration of semiconductor devices, such as DRAMs, which are composed of a combination of capacitors and transistors, efforts are being made to use trench capacitors as capacitors. In order to miniaturize the trench capacitor constituting the semiconductor device formed by the combination of the trench capacitor and the transistor, a method of insulating and separating the trench capacitor and the transistor as shown in FIG. 1θ has been developed.
図において、ｌは絶縁分離領域であり、２はキャパシタ
電荷蓄積電極であり、３はキャパシタ絶縁膜であり、４
はキャパシタ対向電極であり、５はチャンネルカット層
である。６はキャパシタ電荷蓄積電極２とキャパシタ絶
縁膜３とキャパシタ対向電極４とをもって構成されるト
レンチキャパシタであり、７はトランジスタのソースで
あり、キャパシタ絶縁膜３と接続されており、８はトラ
ンジスタのゲート電極であり、８１はこれらをもって構
成されるトランジスタである。９はシリコン基板であり
、１０は眉間絶縁膜である。In the figure, l is an insulation isolation region, 2 is a capacitor charge storage electrode, 3 is a capacitor insulating film, and 4 is a capacitor charge storage electrode.
5 is a capacitor counter electrode, and 5 is a channel cut layer. 6 is a trench capacitor composed of a capacitor charge storage electrode 2, a capacitor insulating film 3, and a capacitor counter electrode 4; 7 is a transistor source connected to the capacitor insulating film 3; and 8 is a gate of the transistor. These are electrodes, and 81 is a transistor constituted by these electrodes. 9 is a silicon substrate, and 10 is a glabella insulating film.
このような構造の半導体装置は、集積度の向上のみなら
ず、ソフトエラーの防止やリーク電流の減少にも有効で
あることが確認されている。It has been confirmed that a semiconductor device having such a structure is effective not only in improving the degree of integration but also in preventing soft errors and reducing leakage current.
上記の構造の（トレンチキャパシタとトランジスタとが
絶縁分離された構造の）半導体装置にあっては、第９図
に示すように、素子の平坦化を阻害する欠点がある。As shown in FIG. 9, the semiconductor device having the above structure (in which the trench capacitor and the transistor are insulated and separated) has a drawback that it impedes planarization of the device.
本発明の目的は、この欠点を解消することにあり、トレ
ンチキャパシタとトランジスタとが絶縁分離された構造
のであり、しかも、素子の表面が平坦化された半導体装
置とその製造方法とを提供することにある。An object of the present invention is to eliminate this drawback, and to provide a semiconductor device in which a trench capacitor and a transistor are insulated and separated, and in which the surface of the element is flattened, and a method for manufacturing the same. It is in.
上記の目的は、下記の四つの手段をもって達成される。 The above objective will be achieved through the following four means.
第１の手段は、絶縁分離して形成されたトレンチキャパ
シタ（６）とトランジスタ（８１）とが、前記トレンチ
キャパシタ（６）と前記トランジスタ（８１）との間に
形成されている埋め込みコンタクト層（１６）をもって
接続されいる半導体装置である。A first means is that a trench capacitor (6) and a transistor (81) formed insulated and separated are connected to a buried contact layer ( 16).
第２の手段は、絶縁分離して形成されたトレンチキャパ
シタ（６）とトランジスタ（８１）とが、前記トレンチ
キャパシタ（６）と前記トランジスタ（８１）の間に形
成され、前記キャパシタ（６）と並列に接続されている
第２のトレンチキャパシタ（２０）を介して接続されて
いる半導体装置である。In a second means, a trench capacitor (6) and a transistor (81) which are insulated and separated are formed between the trench capacitor (6) and the transistor (81), and the capacitor (6) and These semiconductor devices are connected via a second trench capacitor (20) connected in parallel.
第３の手段は、絶縁分離されたトレンチキャバシタ（６
）を形成し、
該トレンチキャパシタ（６）の絶縁骨ａ領域（１）の一
部に凹部（１４）を形成し、該凹部（１４）を導電体膜
をもって埋めて埋め込みコンタクト層（１６）を形成し
、
該埋め込みコンタクト層（１６）に一方の電極を接触さ
せてトランジスタ（８１）を形成する半導体装置の製造
方法である。The third means is an isolated trench capacitor (6
), a recess (14) is formed in a part of the insulating bone region (1) of the trench capacitor (6), and the recess (14) is filled with a conductive film to form a buried contact layer (16). This is a method of manufacturing a semiconductor device in which a transistor (81) is formed by contacting one electrode with the buried contact layer (16).
第４の手段は、絶縁分離されたトレンチキャパシタ（６
）を形成し、
該トレンチキャパシタ（６）の絶縁分離領域（１）の一
部に凹部（１０を形成し、
該凹部（１４）上に導電体膜を形成し、該導電体膜に異
方性エツチングを施して、該導電体膜を前記凹部（１４
）の側壁のみに残留して第２のトレンチキャパシタのキ
ャパシタ電荷蓄積電極（１７）を形成し、
該第２のトレンチキャパシタのキャパシタ電荷蓄積電極
（１７）の内壁に第２のトレンチキャパシタの絶縁膜（
１８）を形成し、
該第２のレンチキャパシタの絶縁膜（１８）上の開口を
導電体膜をもって埋め込んで第２のトレンチキャパシタ
のキャパシタ対向電極（１９） ＊形成して、前記キャ
パシタと並列に接続される第２６トレンチキヤパシタ（
２０）を形成し、 ゛該第２のトレンチキャパシ
タ（２０）のキャバルり電荷蓄積電極（１７）と接触さ
せてトランジスタ（８１）を形成する半導体装置の製造
方法である。The fourth means is an isolated trench capacitor (6
), forming a recess (10) in a part of the insulation isolation region (1) of the trench capacitor (6), forming a conductive film on the recess (14), and forming an anisotropic film on the conductive film. The conductor film is etched into the recess (14).
) to form a capacitor charge storage electrode (17) of the second trench capacitor, and an insulating film of the second trench capacitor is formed on the inner wall of the capacitor charge storage electrode (17) of the second trench capacitor. (
18), and fill the opening on the insulating film (18) of the second trench capacitor with a conductive film to form a capacitor counter electrode (19) of the second trench capacitor in parallel with the capacitor. The 26th trench capacitor to be connected (
20) and in contact with the caval charge storage electrode (17) of the second trench capacitor (20) to form a transistor (81).
本発明は、トレンチキャパシタ６の絶縁分離領域１の一
部を除去し°【回部１４を形成し、この凹部１４中に導
電体を埋め込んで、埋め込みコンタクト層１６または第
２のトレンチキャパシタ２０を形成し、この埋め込みコ
ンタクト層１６または第２のトレンチキャパシタ２０と
接続してトランジスタ８１を形成すること−されている
ので、素子の表面は平坦化される。In the present invention, a portion of the insulation isolation region 1 of the trench capacitor 6 is removed to form a circuit portion 14, a conductor is buried in the recess 14, and a buried contact layer 16 or a second trench capacitor 20 is formed. Since the transistor 81 is formed and connected to the buried contact layer 16 or the second trench capacitor 20, the surface of the device is planarized.
以下、図面を参照しつ〜、本出願に含まれる二つの独立
した技術思想のそれぞれについて、各−つの実施例を示
し、本発明の構成と特有の効果とをさらに明らかにする
。Hereinafter, with reference to the drawings, two embodiments will be shown for each of the two independent technical ideas included in the present application to further clarify the structure and unique effects of the present invention.
員上班
トレンチキャパシタ七トランジスタが埋め込みコンタク
ト層をもって接続されている半導体装置（特許請求の範
囲第１項と第３項とに対応）の例について説明する。An example of a semiconductor device (corresponding to claims 1 and 3) in which seven trench capacitors and seven transistors are connected through a buried contact layer will be described.
第２図参照
ｎ型のシリコン基［９上の絶縁分離領域（外径が１．５
〜２．５＃であり、内径が０．５〜１．０μであるリン
グ状または枠状領域）にエツチングストッパー（厚さ１
．０００−１．５００人の窒化シリコン膜と厚さ３００
〜５００人の二酸化シリコン膜との積層体）１２を形成
し、深さが４〜５ｎであり幅が０．５〜０．８ ｎであ
るリング状または枠状の溝状凹部１ａを形成する。Refer to Figure 2. Insulating isolation region on n-type silicon base [9 (outer diameter 1.5
~2.5# and an etching stopper (thickness 1
．． 000-1.500 silicon nitride film and thickness 300
Form a laminate (laminated body with ~500 silicon dioxide films) 12, and form a ring-shaped or frame-shaped groove-like recess 1a with a depth of 4 to 5 nm and a width of 0.5 to 0.8 nm. .
この溝状凹部１ａの中には、シリコンの柱状体１１が残
留する。A silicon columnar body 11 remains in this groove-like recess 1a.
第３図参照
次いで、溝状凹部１ａに、気相成長法（ＣＶＤ法）によ
り二酸化シリコンを埋め込み、該凹部ｌａ以外の部分の
該二酸化シリコンをエッチバックして、第３（ｍ）図に
示すように、二酸化シリコンよりなる絶縁分離領域（ト
レンチアイソレーシッン領域）ｌを形成する。Refer to FIG. 3 Next, silicon dioxide is buried in the groove-like recess 1a by a vapor phase growth method (CVD method), and the silicon dioxide in a portion other than the recess la is etched back, as shown in FIG. 3(m). Thus, an insulating isolation region (trench isolation region) l made of silicon dioxide is formed.
なお、絶縁分離領域は、二酸化シリコンで形成されてい
る必要はな（、たとえば、第３（ｂ）図に示すように、
二酸化シリコン２１におおわれた多結晶シリコン２２か
らなるものであってもよい、この場合は、まず溝状凹部
１ａの内面を酸化して二酸化シリコン層２１を形成した
後、該凹部１ａに気相成長法により多結晶シリコン２２
を埋め込み、該凹部１ｇ以外の部分の該多結晶シリコン
２２をエッチバフ多し、その後、該凹部１ａの開口部に
露出した該多結晶シリコン層２２を酸化して前記凹部１
ａ中形成された多結晶シリコン２２を、二酸化シリコン
をもってカバーする。Note that the isolation region does not need to be made of silicon dioxide (for example, as shown in FIG. 3(b),
It may be made of polycrystalline silicon 22 covered with silicon dioxide 21. In this case, first, the inner surface of the groove-shaped recess 1a is oxidized to form the silicon dioxide layer 21, and then the silicon dioxide layer 21 is formed by vapor phase growth on the recess 1a. Polycrystalline silicon 22
The polycrystalline silicon layer 22 in a portion other than the recess 1g is etched and buffed, and then the polycrystalline silicon layer 22 exposed at the opening of the recess 1a is oxidized to form the recess 1.
The polycrystalline silicon 22 formed during step a is covered with silicon dioxide.
以下の工程は、上記いずれの方法をもって絶縁分離領域
を形成しても、実賞的に同一であるから、第３（ａ）図
の絶縁膜Ｈｆｉｌ域の例にもとすいて説明する。The following steps will be explained using the example of the insulating film Hfil region in FIG. 3(a), since they are practically the same no matter which method is used to form the insulating isolation region.
第４図参照
絶縁分離領域１に囲まれたシリコンの柱状体１１を除去
して、凹部１ｂを形成する。ｎ型不純物を導入して、チ
ャンネルカット層５を形成する。Referring to FIG. 4, the silicon columnar body 11 surrounded by the insulating isolation region 1 is removed to form a recess 1b. A channel cut layer 5 is formed by introducing n-type impurities.
第５図参照
凹部１ｂの内面にｎ型の多結晶シリコン層を厚さ１ 、
０００人に形成して、キャパシタ電荷蓄積電極２を形成
する。Refer to FIG. 5. On the inner surface of the recess 1b, a layer of n-type polycrystalline silicon is applied to a thickness of 1.
000 to form the capacitor charge storage electrode 2.
キャパシタ電荷蓄積電極２の内面を酸化して、二酸化シ
リコンよりなるキャパシタ絶縁膜３を形成する。The inner surface of the capacitor charge storage electrode 2 is oxidized to form a capacitor insulating film 3 made of silicon dioxide.
さらに、残留した凹部１ｂ中にｎ型の多結晶シリコンを
埋め込んで、キャパシタ対向電極４を形成する。Furthermore, n-type polycrystalline silicon is buried in the remaining concave portion 1b to form the capacitor counter electrode 4.
第６図参照
トレンチアイソレーシッンをなす絶縁分離領域１とトラ
ンジスタのソースが、形成される領域（図 示せず）
との間のみに開口を有するレジストマスク１３を形成し
、このマスク１３を使用してトレンチアイソレージ四ン
をなす絶縁分離領域１をエツチングして、キャパシター
トランジスタ間コンタクト用空間１４（深さ０．５〜ｉ
ｎ）を形成する。Refer to Figure 6. Region where the insulating isolation region 1 forming trench isolation and the source of the transistor are formed (not shown)
A resist mask 13 having an opening only between the etching and the etching is formed, and using this mask 13, the insulating isolation region 1 forming the trench isolation layer is etched to form a contact space 14 between the capacitor transistors (with a depth of 0.05 mm). 5~i
form n).
第７図参照
使用済みのレジストマスク１３を除去し、導電性多結晶
シリコン膜を形成した後、これをエッチバックして、上
記のキャパシタートランジスタ間コンタクト用空間１４
中のみ′にこれを残留して、埋め込みコンタクト層１６
を形成する。Refer to FIG. 7. After removing the used resist mask 13 and forming a conductive polycrystalline silicon film, this is etched back to form the contact space 14 between the capacitor transistors.
This remains only inside the buried contact layer 16.
form.
第１ （ａ）図参照
トランジスタ形成領域からエツチングストッパー（軍さ
１ 、０００〜１，５００人の窒化シリコン膜と厚さ３
００〜５００人の二酸化シリコン膜との積層体）１２を
除去し、ここに、通常の工程を使用して、ソース７とゲ
ート電極８とドレイン（図示せず）とを有する電界効果
トランジスタ８１を形成し、眉間絶縁１１！１０を形成
する。1. Refer to Figure 1 (a). From the transistor formation area to the etching stopper (silicon nitride film with a thickness of 1,000 to 1,500 and a thickness of 3
00 to 500 silicon dioxide films) 12 is removed, and a field effect transistor 81 having a source 7, a gate electrode 8 and a drain (not shown) is now formed using conventional processes. and form glabellar insulation 11!10.
以上の工程をもって製造されたキヤ、バックとトランジ
スタとの組み合わせよりなる半導体装置は、トレンチキ
ャパシタ６とトランジスタ８１とが埋め込みコンタクト
層１６をもって接続されているので、素子表面の平坦性
は向上している。In the semiconductor device manufactured by the above-described process, which is a combination of a carrier, a back, and a transistor, the trench capacitor 6 and the transistor 81 are connected through the buried contact layer 16, so that the flatness of the element surface is improved. .
員ｌ■ −
トレンチキャパシタとトランジスタとがトレンチキャパ
シタと並列に接続されている埋め込みキャｔ３シタを介
して接続されている半導体装置（特許請求の範囲第２項
と第４項とに対応）の例について説明する。- Example of a semiconductor device (corresponding to claims 2 and 4) in which a trench capacitor and a transistor are connected via a buried capacitor connected in parallel with the trench capacitor I will explain about it.
第２図〜第６図再参照 −
、第１例と同様にして、トレンチキャパシタ６とトラン
ジスタのソースが形成される領域（図示せず）、との間
にキャパシタートランジスタ間コンタクト用空間１４を
形成する。Refer again to FIGS. 2 to 6 - In the same manner as in the first example, a capacitor-transistor contact space 14 is formed between the trench capacitor 6 and the region where the source of the transistor is formed (not shown). do.
第８図参照
使用済みのレジストマスク１３を除去し、導電性多結晶
シリコン膜を形成した後、これに、異方性エツチングを
なして上記の導電性多結晶シリコン膜をキャパシタート
ランジスタ間コンタクト用空間１４の外壁のみに残留し
て、第２０トレンチキヤパシタのキャパシタ電荷蓄積電
極１７を形成する。Refer to FIG. 8. After removing the used resist mask 13 and forming a conductive polycrystalline silicon film, anisotropic etching is performed on this to form the conductive polycrystalline silicon film into the contact space between the capacitor transistors. The capacitor charge storage electrode 17 of the 20th trench capacitor is formed by remaining only on the outer wall of the 20th trench capacitor.
次に、キャパシタ電荷蓄積電極１７の内面に、絶縁膜１
８を形成し、次に、導電膜よりなる第２のトレンチキャ
パシタのキャパシタ対向電極１９を形成する。これらの
キャパシタ電荷蓄積電極１７と絶縁膜１８とキャパシタ
対向電極１９とをもって第２のトレンチキャパシタ２０
を構成する。Next, an insulating film 1 is formed on the inner surface of the capacitor charge storage electrode 17.
8 is formed, and then a capacitor counter electrode 19 of a second trench capacitor made of a conductive film is formed. A second trench capacitor 20 is formed by the capacitor charge storage electrode 17, the insulating film 18, and the capacitor counter electrode 19.
Configure.
第ｔ、（ｂ）図参照
トランジスタ形成領域から工゛ツチングストッパー（厚
さ１．０００〜１ 、５００人の窒化シリコン膜と厚さ
３００〜５００人の二酸化シリコン膜との積層体）１２
を除去し、ここに、通常の工程′を使用して、ソース７
とゲート電極８とドレイン（図示せず）とを有する電界
効果トランジスタ８１を形成し、層間絶縁膜１０を形成
する。No. t, (b) Refer to the transistor formation area from the transistor formation area (a laminate of a silicon nitride film with a thickness of 1.000 to 1,500 and a silicon dioxide film with a thickness of 300 to 500) 12
Now, using the normal process', source 7
A field effect transistor 81 having a gate electrode 8 and a drain (not shown) is formed, and an interlayer insulating film 10 is formed.
以上の工程をもって製造されたキャパシタとトランジス
タとの組み合わせよりなる半導体装置は、トレンチキャ
パシタ６とトランジスタ８１が、このキャパシタと並列
に接続される第２のトレンチキャパシタ２０を介して接
続されているので、素子表面の平坦性が向上しているば
かりでな（、キャパシティも増加している。In the semiconductor device formed by the combination of a capacitor and a transistor manufactured through the above steps, the trench capacitor 6 and the transistor 81 are connected via the second trench capacitor 20 connected in parallel with this capacitor. Not only is the flatness of the device surface improving (and the capacity is also increasing).
以上の実施例１および実施例２においては、絶縁骨ｊｌ
ＨＩ域１がチャンネルカット層５に達する場合について
説明したが、絶縁分離領域１の深さ如何によらず、本発
明が応用できることは言うまでもない、絶縁分離領域１
が浅い場合は、その形成にＬＯＣＯＳ法等を用いること
ができ、工程がより簡略になる。浅い絶縁分離領域１を
有する本発明に係る半導体装置の構成を、第９（ａ）図
（第１（ａ）図に対応）、第９（ｂ）図（第１（ｂ）図
に対応）に示す。In the above Examples 1 and 2, insulated bone jl
Although the case where the HI region 1 reaches the channel cut layer 5 has been described, it goes without saying that the present invention can be applied regardless of the depth of the insulation isolation region 1.
If it is shallow, a LOCOS method or the like can be used to form it, which simplifies the process. The structure of a semiconductor device according to the present invention having a shallow isolation region 1 is shown in FIG. 9(a) (corresponding to FIG. 1(a)) and FIG. 9(b) (corresponding to FIG. 1(b)). Shown below.
なお、これらの半導体装置の製造工程は、その素子骨Ｈ
ｎ域１の形成にＬＯＣＯ３法等を用いる点を除けば、他
の工程は前述の実施例１および実施例２の場合と全く同
一である。In addition, the manufacturing process of these semiconductor devices is based on the element bone H.
Except for using the LOCO3 method to form n-region 1, the other steps are exactly the same as those in Example 1 and Example 2 described above.
以上説明せるとおり、本発明に係る半導体装置は、トレ
ンチキャパシタとトランジスタとが埋め込みコンタクト
層または埋め込み型の第２のトレンチキャパシタを介し
て接続されているので、素子の表面が平坦化されている
。As explained above, in the semiconductor device according to the present invention, since the trench capacitor and the transistor are connected through the buried contact layer or the buried second trench capacitor, the surface of the element is flattened.
第１（ａ）図は、本発明の第１の実施例（特許請求の範
囲第１項と第３項とに対応）に係る半導体装置の構成図
である。
第１ （ｂ）図は、本発明の第２の実施例（特許請求の
範囲第２項と第４項とに対応）に係る半導体装置の構成
図である。
第２図〜第７図は、第１の実施例（特許請求の範囲第１
項と第３項とに対応）に係る半導体装置の主要製造工程
図である。
第２図〜第６図、第８図は、第２の実施例（特許請求の
範囲第２項と第４項とに対応）に係る半導体装置の主要
製造工程図である。
第９（ａ）図は、本発明の第１の実施例に係る半導体装
置の変形例（第１（ａ）図に対応）を示す図である。
第９（ｂ）図は、本発明の第２の実施例に係る半導体装
置の変形例（第１ （ｂ）図に対応）を示す図である。
第１０図は、従来技術に係る、トレンチキャパシタとト
ランジスタとの組み合わせよりなる半導体装置の構成図
である。
１・・・絶縁分離領域、
２・・・キャパシタ電荷蓄積電極、
３・・・キャパシタ絶縁膜、
４・・・キャパシタ対向電極、
５・・・チャンネルカット層、
６・・・トレンチキャパシタ、
７・・・トランジスタのソース、
８・・・トランジスタのゲート電極、
８１・・・トランジスタ、
９・・・半導体（シリコン）基板、
１０・・・層間絶縁膜、
ｌａ、ｌｂ・・・凹部、
１１・・・半導体（シリコン）柱状体、１２・・・エツ
チングストッパ（窒化シリコン膜と二酸化シリコン膜と
の積層体）、
１３・・・レジストマスク、
１４・・・凹部（キャパシタートランジスタ間コンタク
ト用空間）、
１６・・・埋め込みコンタクト層、
１７・・・第２のトレンチキャパシタのキャパシタ電荷
蓄積電極、
１８・・・第２のトレンチキャパシタの絶縁膜、１９・
・・第２のトレンチキャパシタのキャパシタ対向電極、
２０・・・第２のトレンチキャパシタ。
２１・・・二酸化シリコン層、
２２・・・多結晶シリコン充填体。FIG. 1(a) is a configuration diagram of a semiconductor device according to a first embodiment of the present invention (corresponding to claims 1 and 3). FIG. 1(b) is a configuration diagram of a semiconductor device according to a second embodiment of the present invention (corresponding to claims 2 and 4). 2 to 7 illustrate the first embodiment (claim 1).
3 is a main manufacturing process diagram of a semiconductor device according to items (corresponding to items 1 and 3). 2 to 6 and 8 are main manufacturing process diagrams of a semiconductor device according to a second embodiment (corresponding to claims 2 and 4). FIG. 9(a) is a diagram showing a modification (corresponding to FIG. 1(a)) of the semiconductor device according to the first embodiment of the present invention. FIG. 9(b) is a diagram showing a modification (corresponding to FIG. 1(b)) of the semiconductor device according to the second embodiment of the present invention. FIG. 10 is a configuration diagram of a semiconductor device according to the prior art, which is a combination of a trench capacitor and a transistor. DESCRIPTION OF SYMBOLS 1... Insulating isolation region, 2... Capacitor charge storage electrode, 3... Capacitor insulating film, 4... Capacitor counter electrode, 5... Channel cut layer, 6... Trench capacitor, 7. ...Transistor source, 8...Transistor gate electrode, 81...Transistor, 9...Semiconductor (silicon) substrate, 10...Interlayer insulating film, la, lb...Concave portion, 11... - Semiconductor (silicon) columnar body, 12... Etching stopper (laminate of silicon nitride film and silicon dioxide film), 13... Resist mask, 14... Recess (space for contact between capacitor transistors), 16 ... Buried contact layer, 17... Capacitor charge storage electrode of second trench capacitor, 18... Insulating film of second trench capacitor, 19.
. . . Capacitor counter electrode of second trench capacitor, 20 . . . Second trench capacitor. 21... Silicon dioxide layer, 22... Polycrystalline silicon filling body.
Claims (1)
）とトランジスタ（８１）とが、前記トレンチキャパシ
タ（６）と前記トランジスタ（８１）との間に形成され
ている埋め込みコンタクト層（１６）をもって接続され
てなる ことを特徴とする半導体装置。 ［２］絶縁分離して形成されたトレンチキャパシタ（６
）とトランジスタ（８１）とが、前記トレンチキャパシ
タ（６）と前記トランジスタ（８１）の間に形成され、
前記キャパシタ（６）と並列に接続されている第２のト
レンチキャパシタ（２０）を介して接続されてなる ことを特徴とする半導体装置。 ［３］絶縁分離されたトレンチキャパシタ（６）を形成
し、 該トレンチキャパシタ（６）の絶縁分離領域（１）の一
部に凹部（１４）を形成し、 該凹部（１４）を導電体膜をもって埋めて埋め込みコン
タクト層（１６）を形成し、 該埋め込みコンタクト層（１６）に一方の電極を接触さ
せてトランジスタ（８１）を形成する工程を有すること
を特徴とする半導体装置の製造方法。 ［４］絶縁分離されたトレンチキャパシタ（６）を形成
し、 該トレンチキャパシタ（６）の絶縁分離領域（１）の一
部に凹部（１４）を形成し、 該凹部（１４）上に導電体膜を形成し、該導電体膜に異
方性エッチングを施して、該導電体膜を前記凹部（１４
）の側壁のみに残留して第２のトレンチキャパシタのキ
ャパシタ電荷蓄積電極（１７）を形成し、 該第２のトレンチキャパシタのキャパシタ電荷蓄積電極
（１７）の内壁に第２のトレンチキャパシタの絶縁膜（
１８）を形成し、 該第２のトレンチキャパシタの絶縁膜（１８）上の開口
を導電体膜をもって埋め込んで第２のトレンチキャパシ
タのキャパシタ対向電極（１９）を形成して、前記キャ
パシタと並列に接続される第２のトレンチキャパシタ（
２０）を形成し、 該第２のトレンチキャパシタ（２０）のキャパシタ電荷
蓄積電極（１７）と接触させてトランジスタ（８１）を
形成する 工程を有することを特徴とする半導体装置の製造方法。[Claims] [1] Trench capacitor (6
) and a transistor (81) are connected through a buried contact layer (16) formed between the trench capacitor (6) and the transistor (81). [2] Trench capacitor (6
) and a transistor (81) are formed between the trench capacitor (6) and the transistor (81),
A semiconductor device characterized in that the semiconductor device is connected to the capacitor (6) via a second trench capacitor (20) that is connected in parallel. [3] Forming an isolated trench capacitor (6), forming a recess (14) in a part of the insulation isolation region (1) of the trench capacitor (6), and covering the recess (14) with a conductive film. A method for manufacturing a semiconductor device, comprising the steps of: forming a buried contact layer (16) by filling the contact layer (16) with the buried contact layer (16), and bringing one electrode into contact with the buried contact layer (16) to form a transistor (81). [4] Form an isolated trench capacitor (6), form a recess (14) in a part of the insulation isolation region (1) of the trench capacitor (6), and place a conductor on the recess (14). A film is formed, and the conductor film is anisotropically etched to form the conductor film in the recess (14).
) to form a capacitor charge storage electrode (17) of the second trench capacitor, and an insulating film of the second trench capacitor is formed on the inner wall of the capacitor charge storage electrode (17) of the second trench capacitor. (
18), and fill the opening on the insulating film (18) of the second trench capacitor with a conductive film to form a capacitor counter electrode (19) of the second trench capacitor, which is connected in parallel with the capacitor. The second trench capacitor connected (
20) and contacting the capacitor charge storage electrode (17) of the second trench capacitor (20) to form a transistor (81).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015974A JPH01192164A (en) | 1988-01-28 | 1988-01-28 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015974A JPH01192164A (en) | 1988-01-28 | 1988-01-28 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192164A true JPH01192164A (en) | 1989-08-02 |
Family
ID=11903676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015974A Pending JPH01192164A (en) | 1988-01-28 | 1988-01-28 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192164A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0418491A2 (en) * | 1989-07-25 | 1991-03-27 | Texas Instruments Incorporated | Dram cell with trench capacitor and buried lateral contact |
| US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| EP0607547A1 (en) * | 1993-01-19 | 1994-07-27 | International Business Machines Corporation | Two transistor one capacitor trench DRAM cell |
| US5399516A (en) * | 1992-03-12 | 1995-03-21 | International Business Machines Corporation | Method of making shadow RAM cell having a shallow trench EEPROM |
| US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
-
1988
- 1988-01-28 JP JP63015974A patent/JPH01192164A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0418491A2 (en) * | 1989-07-25 | 1991-03-27 | Texas Instruments Incorporated | Dram cell with trench capacitor and buried lateral contact |
| US5399516A (en) * | 1992-03-12 | 1995-03-21 | International Business Machines Corporation | Method of making shadow RAM cell having a shallow trench EEPROM |
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| EP0607547A1 (en) * | 1993-01-19 | 1994-07-27 | International Business Machines Corporation | Two transistor one capacitor trench DRAM cell |
| US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
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