JPH01191462A - 半導体装置 - Google Patents

半導体装置

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JPH01191462A
JPH01191462A JP63014485A JP1448588A JPH01191462A JP H01191462 A JPH01191462 A JP H01191462A JP 63014485 A JP63014485 A JP 63014485A JP 1448588 A JP1448588 A JP 1448588A JP H01191462 A JPH01191462 A JP H01191462A
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JP
Japan
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semiconductor device
lead
envelope
outer lead
semiconductor
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JP63014485A
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Hiroshi Tazawa
田沢　浩
Kazuyoshi Saito
和敬 斎藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の高密度実装に関する。
（従来の技術） −以下請求項１〜４− 従来半導体を複数個実装する場合、プリント基板上に配
線されたパターン上に外囲器の外部端子を半田付けして
行っている。
さらに高密度化を図る場合、プリント基板にスルーホー
ルを介し裏面にも配線パターンし半導体を接続する両面
実装や、共通の接続端子部分を重ね合わせて実装する方
法などが行なわれている。
しかしこれらの方法はコスト面や技術的問題点が多い。
そこでプリント基板上でなく、外囲器内の素子実装を高
密度化する手段も考えられてきた。同一外囲器内に複数
の素子を封止入ぬる特許（特開昭５８−１３０５５３）
などはその例である。このような方法は紙上では可能だ
が実際に行う場合ダイボンディングやワイヤーボンディ
ングを如何にするかでいきづまっていた。
一以下請求項５〜７− ＴＡＢ方式とは半導体素子上の電極端子上にバリヤメタ
ルと呼ばれる多層金属膜も設け、さらにこのバリヤメタ
ルの上に電気メツキ法により金属突起（バンプ）を設け
る。そして金属箔配線所定パターンを設けである一定幅
の長尺状ポリイミドフィルムを用意し該金属箔配線と前
記金属突起とを電極端子数に無関係に一括接合するもの
である。
しかし、この方法では必要なアウターリードパターンが
異なる場合、それに合わせて複数のＴＡＢテープを製造
しなければならない問題がある。
（発明が解決しようとする課題） 一以下請求項１〜４− 本発明は同一外囲器内に複数の素子を搭載するとき、複
雑な組立工程を用いず、コスト高にもならない方法を提
供するものである。
−以下請求項５〜７− 前述のように従来は、異なるアウターリードパターンを
必要とするとき複数のＴＢＡテープを用意しなければな
らなかった。
本発明は多種のアウターリードパターンに対し一つのＴ
ＡＢテープだけで代替できるようにし。
初期コスト低減を計ったものである。
〔発明の構成〕
（課題を解決するための手段） 一以下請求項１〜４− 従来のパッケージ法では第３図に示すようにワイヤーボ
ンディングを行って電極接続を行うため。
同一外囲器内に２つ以上の素子を収納するには、パッケ
ージ形態を変えて裏面を利用するなどの工夫が必要であ
る。さらに、収納できたとしても。
従来のボンディング装置ではワイヤー接続できないのは
明らかである。本発明は第１図に示すように、フィルム
キャリヤを用いたＴ　Ａ　Ｂ　（ＴａｐｅＡｕｔｏｍａ
ｔｅｄ　Ｂｏｎｄｉｎｇ）方式の適用で、容易に素子の
積層化を可能にした。以下発明の構成を第１図を参照に
説明する。
あらかじめＴＡＢ接続及び封止された半導体素子１を、
まず従来外囲器７にアウターリード１０を接続する。つ
づいて第２のＴＡＢ実装された半導体素子４を同様に外
囲器７へと接続する。最後にフタ９をシーリングする。
このように従来の外囲器と、従来のＴＡＢ実装技術を組
合せることで、第１図のような構成の半導体装置を得る
ことができる。
一以下請求項５〜７− 同一素子に対し異種のアウターリードパターンのＴＡＢ
テープを作成する場合、インナーリードパターンはその
ままで、アウターリードパターンだけを変更する。本発
明ではそれらを全て含むＴＡＢテープを作成するため、
アウターリード部分で分岐した一方を選択的に切断する
ものとした。
分岐したアウターリードの切断は１通常のアウターリー
ド切断及びアウターリードボンディングと同時に行うた
め工程の頻雑化にはならない。
（作　　用） 一以下請求項１〜４− 本発明によれば新接続技術あるいは装置を用いることな
しに外囲器内の実装密度を高められる。
さらに本構造専用の外囲器を用いる必要がない。
基本的に従来技術と異なるのは、外囲器への実装前にフ
ィルム状態でデバイステスト、バーンインなどを行うこ
とができるので、複数の素子を同一外囲器に収納しても
、極端に歩留りを低下させることかない点である。
あらかじめバーンインまで終了した素子だけをボンディ
ングするので半導体装置としての信頼性は高い。
一以下請求項５〜７− 上記フィルムキャリヤを使用することにより、多種類の
ＴＡＢテープを必要とせず初期コストが低減するだけで
はなく、簡単に高密度化が出来ることを特徴とする。
（実　施　例） 一以下請求項１〜４− 第２図を参照して実施例を説明する。
あらかじめ突起電極３０を形成したメモリー素子２１と
その電極パターンに合わせてリード２２が形成されたフ
ィルムキャリヤ２０とをインナーリードボンディングす
る。そのボンディングテストまで終了した素子を従来パ
ッケージ内ヘアウターリードボンディングする。さらに
第２のメモリー素子２４をその上からアウターリードボ
ンディングする。
このとき、第２のメモリー素子２４に用いたリード２５
のパターンは、素子選択リードを除き全て同じのパター
ンでよく、重ねて接合する。素子選択リードは、第１の
素子２１と第２の素子で独立した外囲器リード２８に接
続し、この場合２本の素子選択用の外囲器リードを有す
ることになる。従来外囲器では無接続の外囲器リードを
有することが多いので、その場合従来無接続だったリー
ドを第２の素子選択リードとして用いれば何ら外囲器に
手を加える必要はない。
以上のように本発明をメモリー素子に適用することで、
従来外囲器のまま２倍のメモリーを有する半導体装置を
得ることができる。
−以下請求項５〜７− 第５図に示すように従来のフィルムキャリヤは、インナ
ーリード１１が１本に対しアウターリード２２ａが１本
の構造となっている。
本発明のフィルムキャリヤは第４図に示すようにインナ
ーリード１１からアウターリード１２ａとアウターリー
ド１２ｂの２本に分岐している。第６図に示すようにア
ウターリード３２ａを残す場合と、第７図に示すように
アウターリード３２ｂを残す場合で２種のアウターリー
ドパターンが可能となる。
分岐したアウターリードの切断はアウターリードボンデ
ィング、アウターリードカッティング等、一連のＴＡＢ
工程の中で行い、各選択リードごとに金型を変更する。
このようなフィルムキャリヤを必要とするのは、例えば
第８図に示す如く、メモリー素子を積層する場合に、素
子選択リードだけ異なる外囲器リードへ接続するような
ときである。
〔発明の効果〕
一以下請求項１〜４− 本発明により、従来より高密度に収納され、かつ信頼性
の高い半導体装置を得ることができる。
−以下請求項５〜７− 以上説明したように、本発明によれば分岐したアウター
リードを選択的に切断し、用いることにより、複数のパ
ターンを持つＴＡＢテープを製造量きるだけでなく、簡
単に高密度化ができ初期コストにも優れたものを供給す
る。
【図面の簡単な説明】
第１図は本発明の構造の一例を示す実装外囲器の断面図
、第２図は本発明の組立工程を示す一実施例の図、第３
図はワイヤーボンディングを用いた実装外囲器の断面図
、第４図、第５図、第６図、第７図はフィルムキャリヤ
の図、第８図は本発明実施例の構成図である。 第１図〜第３図において １・・・半導体素子　　　　２，５・・・リード３．６
・・・樹脂基体　　　４・・・第２の半導体素子７・・
・外囲器　　　　　　８・・・外囲器リード９・・・フ
タ　　　　　　　２０・・・フィルムキャリヤ２１・・
・メモリー素子　　　２２．２５・・・リード２３、２
６・・・ポリイミドフィルム ２４・・・第２のメモリー素子 ２７・・・外囲器　　　　　　２８・・・外囲器リード
２９・・・フタ　　　　　　　３０・・・突起電極３１
・・・半導体素子 ３２・・・ボンディングワイヤ ３７・・・外囲器　　　　　　３８・・・外囲器リード
３９・・・フタ 第４図〜第８図において １１、２１．３１．４１．５１・・・インナーリード１
２ａ、　２２ａ、　３２ａ、　４２ａ・・・アウターリ
ードａ２２ｂ、　３２ｂ、　４２ｂ・・・アウターリー
ドｂ１４、２４．３４．４４・・・デバイスホール５５
・・・外囲器　　　　　　５６・・・外部接続部５７、
５８・・・半導体素子 代理人　弁理士　則　近　憲　佑 同　　松山光之 第１図 第　２　図 第３図 第５図 第４図 第８図

Claims (7)

    【特許請求の範囲】
  1. （１）複数の金属箔配線が形成された樹脂フィルムと、
    突起電極（バンプ）を介して該金属箔配線に接続された
    半導体素子を積層し、複数個同一外囲器内に搭載したこ
    とを特徴とする半導体装置。
  2. （２）上記複数の半導体素子の同一機能の電極は、素子
    選択電極以外同一外部接続リードへ接続し、外部接続リ
    ードの数の増加を素子選択リードだけに抑えたことを特
    徴とする請求項１記載の半導体装置。
  3. （３）上記半導体素子が同種のメモリー素子であること
    を特徴とする請求項１記載の半導体装置。
  4. （４）上記外囲器として、単体素子用の従来の外囲器を
    用い、従来無接続であった外部接続リードを２個目以降
    の素子選択リードとして利用したことを特徴とする請求
    項１記載の半導体装置。
  5. （５）複数の金属箔配線が形成された樹脂フィルムと、
    突起電極（バンプ）を介して該金属箔配線に接続された
    半導体素子とを備えた半導体装置において、樹脂フィル
    ム上配線が少なくとも１箇所で分岐しているものを用い
    、分岐した一方を選択的に切断することで多種のアウタ
    ーリードパターンをもたせることを特徴とする半導体装
    置。
  6. （６）切断されていないアウターリードを素子選択ピン
    として用いることを特徴とする請求項５記載の半導体装
    置。
  7. （７）上記フィルムキャリヤを用い、互いに異なるアウ
    ターリードの切断を行った半導体装置を少なくとも２個
    以上同一の外囲器に積層し、同一機能をもつ電極は共通
    の外部接続端子へ接続することを特徴とする請求項５記
    載の半導体装置。
JP63014485A 1988-01-27 1988-01-27 半導体装置 Pending JPH01191462A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
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