JPH01183754A - マルチプロセッサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 この発明は、マルチプロセッサ制御方式に係り、複数の
入出力装置からの割り込みを制御するマルチプロセッサ
制御方式に関し、 入出力装置が割り込みを行う場合に、複数の処理装置に
同一人出力装置からの割り込みを発生することを防止し
効率のよい割り込みの行えるようにすることを目的とし
、 複数のｃｐｕとチャネル制御装置と複数の入出力装置と
からなるマルチプロセッサ制御システムにおいて、前記
チャネル制御装置に前記各入出力装置からの割り込みを
入出力装置単位に割り込み禁止を記憶するテーブル及び
割り込み禁止の状態の時に割り込みを保留するテーブル
を設け、前記ｃｐｕの割り込み処理が終了した段階でチ
ャネル装置に終了を通知する手段を設け、前記入出力装
置からの割り込み受け付けた際、テーブルを検索し、状
態が割り込み許可状態であった場合、割り込みを自由に
ｃｐｕに通知し、禁止状態であった場合、割り込みを保
留しテーブルに記憶し、ＣＰＵからの割り込み終了通知
により保留されていた割り込みを通知するように構成す
る。

〔産業上の利用分野〕

この発明は、マルチプロセッサ制御方式に係り、複数の
入出力装置からの割り込みを制御するマルチプロセッサ
制御方式に関するものである。

従来のシステムは、第２図で示すシステムが用いられて
いる。すなわち、入出力装置２とチャネル制御装置３と
例えば２台の処理装置（以後ｃｐｕと記す）１−１．１
−２で構成されている。このシステムで、例えば、入出
力装置２にて、コマンド処理を終了してコマンド終了割
り込みＡを発生すると、チャネル制御装置３はｃｐｕ　
ｉ−ｉに１１０割込みＣを通知する。

この１１０割込みの通知の際に、入出力装置２のアテン
ション（送信データ有り）キーが押下されると、アテン
ション割込みＢがＣＰＵ　１−２に１１０割込みＤとし
て通知される可能性がある。上記した２台のＣＰＵ　１
−１．１−２が入出力装置２の割り込み処理を行うこと
になり、システムはデッドロック状態或いは、システム
ダウン状態になり、マルチプロセッサシステムの処理を
阻害する。

従って、同一人出力装置の割込みを受付けず、割り込み
処理が効率よく行えるマルチプロセッサ制御方式が必要
とされている。

〔従来の技術〕

上記した状況を防止するために、第４図に示すシステム
が用いられている。即ち、入出力装置２の割込みを例え
ばＣＰＵ　１−１で処理するように、割込みを特定のＣ
ＰＵ　１−１に割り付ける方法と、第５図に示すように
、ＣＰＵ　１−１．１−２に対応するチャネル制御装置
３−１．３−２を準備しチャネル毎に割込み処理を行う
ＣＰＵをそれぞれ割り付ける方法が採用されている。

ところが、前者は割り込み処理が特定のＣＰＵ　１−１
に集中し、マルチプロセッサの効率が悪く、後者の場合
、ＣＰＵ　１−２が待ち状態（ＷＡＩＴ状態）であって
も、入出力装置の割り込み処理の受付は待たされシステ
ム効率が悪いということとなる。

〔発明が解決しようとする゛問題点〕

上記したように、従来のマルチプロセッサシステムは、
割り込み処理で効率が悪いという問題がある。

この発明は、上記した従来の状況から、入出力装置が割
り込みを行った場合複数のｃｐｕに割り込み通知を行わ
ず、然も効率よく割り込み処理の行えるマルチプロセッ
サ制御方式を提供することを目的とするものである。

〔問題点を解決するための手段〕

この発明は、第１図に示すように、入出力装置２−１．
２−２の割り込みを受け付けるチャネル制御装置３に、
割り込みを発生した入出力装置に対応した受付状態を示
すフラグを有するテーブル３−１と、割り込み保留を示
すフラグを有するテーブル３−２と、チャネル装置３を
制御する制御部３−３とを設けである。

〔作　用〕

チャネル制御装置３は、入出力装置２−１からの割込み
を受けると、制御部３−３は、テーブル（３−１°）の
入出力装置名のフラグを論理”１°とし、割込み処理が
終了すると記憶を消去するようにする。

入出力装置からの割込みがあると、テーブル（３−１’
）を検索して、テーブル（３−１’）の該当する入出力
装置のフラグが１゛であると割込みを保留し、テーブル
（３−２”）に記憶する。

従って、保留された割り込みは、同一人出力装置から複
数のＣＰＵに対する割込みは禁止され、システムダウン
が防止され、効率のよいマルチプロセッサの制御が可能
になる。

〔実施例〕

第１図は本発明の実施例を示す要部ブロック図である。

入出力装置２−１　、２−２はチャネル制御装置３を介
してＣＰＵ　１−１．１−２に接続されている。

チャネル制御装置３は、割込みを受付た入出力装置名と
受付けたことを示すフラグを記憶するテーブル（３−１
’）と、割り込み禁止状態中に発生し、保留された割り
込みを記憶するテーブル（３−２’　）と、チャネル制
御装置３を制御する制御部３−３を具備している。なお
、テーブル（３−１’）は例えばＲＡＭを用いる。

入出力装置２−１（＃　１　）でコマンド終了の割込み
Ａをチャネル制御装置３に入力すると、制御部３−３は
その入出力装置名の欄（＃１）のフラグに論理１１１　
をセットする。この状態で入出力装置２−１からアテン
ション割り込みＢが送出されると、これを受信したチャ
ネル制御装置３の制御部３−３は、テーブル（３−１°
）を検索して、該当する入出力装置２−Ｉ　Ｈ＃　１　
）のフラグの状態を調べる。

若し、フラグが°１゛であると、このアテンション割込
みを保留し、保留を示すためテーブル（３−２゛）の該
当入出力装置のフラグをセットする。勿論フラグが°０
°であると、アテンション割込みを受けて、これを例え
ばＣＰＵ　１−１に１１０割込みＣを通知する。

したがって同一人出力装置からの１１０割込みを複数の
ＣＰＵで受けることがない。

以上の処理プログラムのフローチャートを第２図に示す
。以上の説明は、入出力装置及びｃｐｕを各２台として
行ったが台数は何台であっても支障ないことはいうまで
もない。

〔発明の効果〕

以上の説明より明らかなように、この発明によれば、複
数のｃｐｕが同一の入出力装置の割込みが防止さマルチ
プロセッサシステムの運用効率を向上する上できわめて
有効な効果を発揮する。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明の処理を示すフローチャート、第３図はマルチプロ
セッサシステムを示すブロック図、 第４図は従来の割込み処理を所定のＣＰＵに割り付けた
場合の説明図、 第５図は従来の割込み処理をチャネル制御装置毎に割り
付けた場合の説明図である。 図において、１−１〜１−ｎ゛はＣＰＵ　、　２は入出
力装置、３はチャネル制御装置、３−１は３−２はチャ
ンネル制御装置　１　、　　２．３−１’、３−２’　
はテーブル、３−３は制御部を示す。 ４＄ｌ明４友時例ｔＮ−１７’Ｏｙ７　’Ｍ第１図 、ｌ＝ｅ＋のヌきＴ里色オイフＯ−チャートマルチ７゛
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１

Claims (1)

1. 【特許請求の範囲】 複数のＣＰＵ（１−１〜１−ｎ）とチャネル制御装置（
   ３）と複数の入出力装置（２−１〜２−ｉ）とからなる
   マルチプロセッサ制御システムにおいて、 前記チャネル制御装置（３）に前記各入出力装置（２−
   １〜２−ｉ）からの割り込みを入出力装置単位に割り込
   み禁止を記憶するテーブル（３−１′）及び割り込み禁
   止の状態の時に割り込みを保留するテーブル（３−２′
   ）を設け、 前記ＣＰＵ（１−１〜１−ｎ）の割り込み処理が終了し
   た段階でチャネル装置に終了を通知する手段を設け、前
   記入出力装置（１−１〜１−ｉ）からの割り込み受け付
   けた際、テーブル（３−１′）を検索し、状態が割り込
   み許可状態であった場合、割り込みを自由にＣＰＵに通
   知し、禁止状態であった場合、割り込みを保留しテーブ
   ル（３−２′）に記憶し、ＣＰＵからの割り込み終了通
   知により保留されていた割り込みを通知することを特徴
   とするマルチプロセッサ制御方式