JPH01179444U - - Google Patents
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- Publication number
- JPH01179444U JPH01179444U JP7654688U JP7654688U JPH01179444U JP H01179444 U JPH01179444 U JP H01179444U JP 7654688 U JP7654688 U JP 7654688U JP 7654688 U JP7654688 U JP 7654688U JP H01179444 U JPH01179444 U JP H01179444U
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- interface area
- rectangular planar
- output interface
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 claims description 3
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
第１図は本考案の実施例に係る半導体チツプに
おける入出力インタフエース領域の平面図である
。第２図は従来例に係る第１図に対応する平面図
である。 ２……入出力インタフエース領域、４……電源
ライン、６……接地ライン、８，１０，１２……
出力ドライバ、８ｄ，１０ｄ，１２ｄ……出力ド
ライバ領域、１４，１６，１８……出力パツド。
おける入出力インタフエース領域の平面図である
。第２図は従来例に係る第１図に対応する平面図
である。 ２……入出力インタフエース領域、４……電源
ライン、６……接地ライン、８，１０，１２……
出力ドライバ、８ｄ，１０ｄ，１２ｄ……出力ド
ライバ領域、１４，１６，１８……出力パツド。
Claims (1)
- 【実用新案登録請求の範囲】 半導体チツプにおける電源ラインと接地ライン
とで囲まれた入出力インタフエース領域面内にお
いて、それぞれが一定の規格に合つたドライブ能
力を持つように、前記両ラインのそれぞれに底辺
が沿つた一対の四角形の平面領域を占有する出力
ドライバが、前記両ラインの形成方向に複数分形
成されているととともに、前記一対の四角形の平
面領域の間に各出力ドライバそれぞれの出力部に
対応する出力パッドが形成されてなるものであつ
て、 前記各出力ドライバは、それぞれの一定規格の
ドライブ能力を保持しながら、互いにそれぞれの
ラインからの立辺の高さが等しくなる形状の四角
形の平面領域を占有する位置にレイアウトされた
ことを特徴とする、半導体チツプにおける入出力
インタフエース領域の平面レイアウト構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988076546U JPH085558Y2 (ja) | 1988-06-09 | 1988-06-09 | 半導体チップにおける入出力インタフェース領域の平面レイアウト構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988076546U JPH085558Y2 (ja) | 1988-06-09 | 1988-06-09 | 半導体チップにおける入出力インタフェース領域の平面レイアウト構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179444U true JPH01179444U (ja) | 1989-12-22 |
| JPH085558Y2 JPH085558Y2 (ja) | 1996-02-14 |
Family
ID=31301567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988076546U Expired - Lifetime JPH085558Y2 (ja) | 1988-06-09 | 1988-06-09 | 半導体チップにおける入出力インタフェース領域の平面レイアウト構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH085558Y2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114246A (en) * | 1981-01-07 | 1982-07-16 | Toshiba Corp | Master-slice type semiconductor device |
| JPS62154640A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 半導体装置 |
| JPH01109746A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | Ｃｍｏｓゲートアレイ |
-
1988
- 1988-06-09 JP JP1988076546U patent/JPH085558Y2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114246A (en) * | 1981-01-07 | 1982-07-16 | Toshiba Corp | Master-slice type semiconductor device |
| JPS62154640A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 半導体装置 |
| JPH01109746A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | Ｃｍｏｓゲートアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH085558Y2 (ja) | 1996-02-14 |