JPH01170051A - Semiconductor element - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔概要〕 ＧａＡｓ Ｆ Ｅ Ｔのゲート電極の構造に関し。[Detailed description of the invention] 〔overview〕 Regarding the structure of the gate electrode of GaAs FET.
ゲート電極の転倒を防止して製造歩留りを向上させるこ
とを目的とし。The purpose is to prevent the gate electrode from falling over and improve manufacturing yield.
半導体基板、ソース電極、ドレイン電極および丁字形ま
たは７字形の断面形状を有するゲート電極からなる電界
効果トランジスタにおいて、ゲート電極の周辺に一定間
隔ごとに分割された支持体を設けるように構成する。A field effect transistor comprising a semiconductor substrate, a source electrode, a drain electrode, and a gate electrode having a T-shaped or 7-shaped cross section is configured such that supports are provided around the gate electrode at regular intervals.
本発明は、半導体素子、特にＧａＡｓＦＥＴのゲート電
極の構造に関する。The present invention relates to the structure of a gate electrode of a semiconductor device, particularly a GaAsFET.
マイクロ波などの超高周波帯においては、電子移動度が
Ｓｔに比べて大きいという高周波素子としての有利な点
に着目して、ｍ−ｖ族化合物半導体の一種であるＧａＡ
ｓが盛んに用いられている。このＧａＡｓを用いたＦＥ
Ｔは、現在、高周波動作化、高利得化されようとしてい
る。そのためには、 ＧａＡｓＦＥＴのゲート−ソース
間の寄生容ｆｆｉ Ｃ９−を低減させることが不可欠で
ある。このゲート−ソース間の寄生容量Ｃ，ｉを低減さ
せる試みが種々なされている。In ultra-high frequency bands such as microwaves, GaA, a type of m-v group compound semiconductor, has been developed, focusing on its advantage as a high-frequency element in that its electron mobility is larger than that of St.
s is widely used. FE using this GaAs
T is currently undergoing high frequency operation and high gain. To this end, it is essential to reduce the parasitic capacitance ffi C9- between the gate and source of the GaAsFET. Various attempts have been made to reduce this gate-source parasitic capacitance C,i.
（従来例１） 第４図は、従来例１を示・す図である。 (Conventional example 1) FIG. 4 is a diagram showing conventional example 1.
第４図において、４１はｎ型ＧａＡｓ基板、４２はＡｕ
Ｇｅ／Ｎｉからなるソース電極、４３は＾ｕ−Ｇｅ
／Ｎｉからなるドレイン電極、４４は表面保：Ｊｔ膜と
しての５ｉＪ４，４５はＮからなるゲート電極である。In FIG. 4, 41 is an n-type GaAs substrate, 42 is an Au substrate.
Source electrode made of Ge/Ni, 43 is ^u-Ge
A drain electrode made of /Ni, 44 is a surface protective layer, 5iJ4 is a Jt film, and 45 is a gate electrode made of N.
本従来例の場合、第４図に示したように、ゲート電極４
５の断面の形状は３台形をしている。In the case of this conventional example, as shown in FIG.
The cross section of No. 5 has a tri-trapezoidal shape.
使用する周波数が比較的低く、ゲート−ソース間の寄生
容ｆｆｌ ｃ ＊−があまり問題にならない場合には、
ゲート電極の断面の形状は、このように台形でよい。こ
れに該当するのは、ゲート長が１μｍ以上の場合である
。If the frequency used is relatively low and the gate-source parasitic capacitance ffl c *- is not much of a problem,
The cross-sectional shape of the gate electrode may be trapezoidal as described above. This applies when the gate length is 1 μm or more.
（従来例２） 第５図は、従来例２を示す図である。(Conventional example 2) FIG. 5 is a diagram showing conventional example 2.
第５図において、５１はｎ型ＧａＡｓ基板、５２は＾ｕ
Ｇｅ／Ｎｉからなるソース電極、５３はＡｕ−Ｇｅ
／Ｎｉからなるドレイン電極、５４は表面保護膜として
の３１３Ｎａ＋ ５５はＷＳｉ／Ｔｉ／Ａｕからなる
ゲート電極である。In FIG. 5, 51 is an n-type GaAs substrate, 52 is ^u
Source electrode made of Ge/Ni, 53 is Au-Ge
54 is a surface protective film of 313Na+, and 55 is a gate electrode made of WSi/Ti/Au.
使用する周波数が高くなるとゲート−ソース間の寄生容
１１ Ｃ＊ ｓを無視することができなくなり。As the frequency used becomes higher, the parasitic capacitance 11C*s between the gate and the source cannot be ignored.
従来例１のようにゲート電極の断面形状が台形のままで
は対応することができなくなる。If the cross-sectional shape of the gate electrode remains trapezoidal as in Conventional Example 1, it will not be possible to cope with the problem.
ゲート−ソース間の寄生容Ｎ ｃ ｅ−を低減するため
の最も直接的な方法は、ゲート長を短くすることである
。The most direct way to reduce the gate-source parasitic capacitance N ce- is to shorten the gate length.
しかしながら、ゲート長を０．５μｍ以下にすると、ゲ
ート抵抗が増大し、逆に利得が低下する。However, when the gate length is set to 0.5 μm or less, the gate resistance increases and the gain decreases.
したがって、ゲート長を０．５μｍ以下にした場合のゲ
ート電極の断面形状は９本従来例のように。Therefore, when the gate length is set to 0.5 μm or less, the cross-sectional shape of the gate electrode is 9 as in the conventional example.
丁字形または７字形にしなければならない。It must be in a T-shape or a 7-shape.
従来例２のように、高周波化に対応するためにゲート電
極の断面形状を丁字形または７字形にすると、ゲート電
極の姿勢を維持することが困難となるので、ＧａＡｓＦ
ＥＴの製造の途中において、ゲート電極が転倒する事故
が多発し、製造歩留りが低下するという問題が生じてい
た。As in Conventional Example 2, if the cross-sectional shape of the gate electrode is made into a T-shape or a 7-shape in order to cope with higher frequencies, it will be difficult to maintain the posture of the gate electrode, so GaAsF
During the manufacture of ETs, accidents in which gate electrodes fall down frequently occur, resulting in a problem of lower manufacturing yields.
本発明は、ゲート電極の転倒を防止して製造歩留りを向
上させたＧａＡｓ Ｆ Ｅ Ｔを提供することを目的と
する。SUMMARY OF THE INVENTION An object of the present invention is to provide a GaAs FET that prevents the gate electrode from falling over and improves manufacturing yield.
本発明は、半辱体基板、ソース電極、ドレイン電極およ
び丁字形または７字形の断面形状を有するゲート電極か
らなる電界効果トランジスタにおいて、ゲート電極の周
辺に一定間隔ごとに分割された支持体を設けるように構
成することにより。The present invention provides a field effect transistor comprising a semicircular substrate, a source electrode, a drain electrode, and a gate electrode having a T-shaped or 7-shaped cross section, in which supports are provided around the gate electrode divided at regular intervals. By configuring it like this.
ゲート電極の転倒を防止して製造歩留りを向上させたＧ
ａＡｓＦＥＴを提供するものである。G that improves manufacturing yield by preventing gate electrodes from falling over
It provides an aAsFET.
第１図は２本発明の原理説明図である。FIG. 1 is an explanatory diagram of the principle of the present invention.
第１図において、１はｎ型ＧａＡｓ基板、２はＡｕ −
Ｇｅ／Ｎｉからなるソース電極、３はＡｕ−Ｇｅ／Ｎｉ
からなるドレイン電極、４は表面保護膜としての５ｉＪ
４，５はＷ Ｓ ｉ ／ Ｔ ｉ ／ Ａ ｕからなる
ゲート電極。In FIG. 1, 1 is an n-type GaAs substrate, 2 is an Au −
Source electrode made of Ge/Ni, 3 is Au-Ge/Ni
4 is a drain electrode consisting of 5iJ as a surface protective film.
4 and 5 are gate electrodes made of W Si /T i /A u.
６は支持体である。6 is a support.
ＧａＡｓＦ Ｅ Ｔは、ｎ型ＧａＡｓ基板１．ソース電
極２゜ドレイン電極３およびゲート電極５から構成され
ている。GaAsFET is an n-type GaAs substrate 1. It consists of a source electrode 2, a drain electrode 3, and a gate electrode 5.
ゲート電極５は、高周波化に対応して、その断面の形状
が丁字形または７字形をしている。第１図には、ゲート
電極５の断面形状が丁字形の場合を示している。The gate electrode 5 has a T-shaped or 7-shaped cross section in response to higher frequencies. FIG. 1 shows a case where the cross-sectional shape of the gate electrode 5 is T-shaped.
ゲート電極５の周辺には、一定間隔ごとに分割された支
持体６が設けられている。Around the gate electrode 5, supports 6 are provided which are divided at regular intervals.
支持体６は、絶縁物からなり、ゲート電極５の姿勢を維
持するのに充分であり、がっ、ゲート電極５との接触面
積ができるだけ小さくなるように設けられる。これは、
余分な寄生容量が生しないようにするためである。The support body 6 is made of an insulating material, is sufficient to maintain the posture of the gate electrode 5, and is provided so that the contact area with the gate electrode 5 is as small as possible. this is,
This is to prevent excess parasitic capacitance from occurring.
支持体６は１種々の条件を考慮して２幅約１μｍで数１
０μｍ間隔に設けるのが最適である。The support 6 has a width of about 1 μm and a number of 1, taking various conditions into consideration.
It is optimal to provide them at intervals of 0 μm.
以上に述べたように、ゲート電極５の周辺に一定間隔ご
とに分割された絶縁物からなる支持体６を設けると、支
持体６がゲート電極の「支え」となり、ＧａＡｓＦＥＴ
の製造の途中においてゲート電極が転倒することがなく
なるので、製造歩留りを向上させることができる。As described above, when the support body 6 made of an insulator divided at regular intervals is provided around the gate electrode 5, the support body 6 serves as a "support" for the gate electrode, and the GaAsFET
Since the gate electrode does not fall during the manufacturing process, the manufacturing yield can be improved.
（実施例１） 第２図は、実施例１を示す図である。 (Example 1) FIG. 2 is a diagram showing the first embodiment.
以下、第２図を用いて１本実施例のＧａＡｓ Ｆ Ｅ
Ｔの製造方法を説明する。Hereinafter, using FIG. 2, one example of GaAs F E
The manufacturing method of T will be explained.
（工程１．第２図（ａ）参照）
ｎ型ＧａＡｓ基板２１の表面にＡｕ−Ｇｅ／Ｎ＋からな
るソース電極２２およびドレイン電極２３を形成する。(Step 1. See FIG. 2(a)) A source electrode 22 and a drain electrode 23 made of Au-Ge/N+ are formed on the surface of an n-type GaAs substrate 21.
次いで２表面保護膜であるＳｉ３Ｎ、膜２４を全面に堆
積させ、さらにその上に、スペーサとしての５ｉｊ）ｚ
膜２５を堆積させる。５ｉＪｎ膜２４の厚さは約１００
０人であり、 Ｓｉｎｇ膜２５膜厚５は約３０００人で
ある。Next, a Si3N film 24, which is a surface protection film, is deposited on the entire surface, and a spacer film 24 is further deposited on top of it.
A film 25 is deposited. The thickness of the 5iJn film 24 is approximately 100
0 people, and the Sing film 25 thickness 5 is about 3000 people.
（工程２．第２図（ｂ）参照）
表面全体にレジストを塗布した後、レジストの所定の位
置に、電子ビーム露光などにより１幅約０．１μｍのゲ
ート電極形成用の窓を開ける。そして、５ｔＪ４膜２４
とＳｉｎｇ膜２５膜厚５層体をＣＦ。(Step 2. See FIG. 2(b)) After applying a resist to the entire surface, a window for forming a gate electrode with a width of approximately 0.1 μm is opened at a predetermined position of the resist by electron beam exposure or the like. And 5tJ4 membrane 24
CF a Sing film with a thickness of 25 and 5 layers.
＋ＣＨＦ３ガスを用いてドライ・エツチングすることに
より、 Ｓｉ３Ｎ、膜２４とＳｉＯ□膜２５との積層
体中にゲート電極用の窓を開ける。By dry etching using +CHF3 gas, a window for the gate electrode is opened in the stack of the Si3N film 24 and the SiO□ film 25.
次いで、ゲート電極形成用の窓部の上のレジストを選択
除去して２幅１μｍに拡張する。Next, the resist above the window for forming the gate electrode is selectively removed and expanded to a width of 1 μm.
その後、ゲート電極形成用の窓部にスパッタリングによ
りＷＳｉｚ ２６を堆積させ、さらに、下地金属として
Ｔｉ／Ｐｔ／Ａｕを蒸着させた後、Ａｕ２７をメツキす
る。Thereafter, WSiz 26 is deposited by sputtering on the window portion for forming the gate electrode, and Ti/Pt/Au is further deposited as a base metal, and then Au 27 is plated.
最後にレジストを剥離して、ゲート電極２８を形成する
。Finally, the resist is peeled off to form the gate electrode 28.
（工程３．第２図（Ｃ）参照）
全面にレジストを塗布した後、レジストを選択除去する
ことにより、ゲート電極２８の周辺に幅約１μｍで数１
０μｍ間隔にレジスト２９を残す。(Process 3. See FIG. 2 (C)) After applying resist to the entire surface, by selectively removing the resist, a layer of several tens of micrometers in width of about 1 μm is formed around the gate electrode 28.
Resist 29 is left at intervals of 0 μm.
（工程４．第２図（ｄ）参照）
レジスト２９をマスクとし、 ＳｉＯ□ＷＡ２５をＨＦ
＋ＮＩ１．Ｆをエツチング液としてウェット・エツチン
グにより選択除去する。残されたＳｉＯ□膜３０は、ゲ
ート電極２８の転倒防止用の支持体となる。(Process 4. See Fig. 2 (d)) Using the resist 29 as a mask, SiO□WA25 is exposed to HF.
+NI1. Selective removal is performed by wet etching using F as an etching solution. The remaining SiO□ film 30 serves as a support for preventing the gate electrode 28 from falling over.
（実施例２） 第３図は、実施例２を示す図である。(Example 2) FIG. 3 is a diagram showing the second embodiment.
以下、第３図を用いて２本実施例のＧａＡｓＦＥＴの製
造方法を説明する。Hereinafter, a method for manufacturing the GaAsFET of the two embodiments will be explained using FIG.
（工程１．第３図（ａ）参照）
ｎ型ＧａＡｓ１板３１の表面に＾ｕ−Ｇｅ／Ｎｉからな
るソースｆｆ電極３２およびドレイン電極３３を形成す
る。(Step 1. See FIG. 3(a)) A source ff electrode 32 and a drain electrode 33 made of u-Ge/Ni are formed on the surface of the n-type GaAs1 plate 31.
次いで１表面保護膜であるＳｉ３Ｎｍ膜３４を全面に堆
積させ、さらにその上に、スペーサとしての５ｉ０２膜
３５を堆積させる。Ｓｉ３Ｎ、膜３４の厚さは約１００
０人であり、 Ｓｉｎｇ膜３５の厚さは約３０００人で
ある。Next, a Si3Nm film 34 as a surface protection film is deposited over the entire surface, and a 5i02 film 35 as a spacer is further deposited thereon. Si3N, the thickness of the film 34 is approximately 100
0 people, and the thickness of the Sing film 35 is about 3000 people.
（工程２．第３図（ｂ）参照）
表面全体にレジストを塗布した後、レジストの所定の位
置に、電子ビーム露光などにより１幅約−０，１μｍの
ゲート電極形成用の窓を開ける。そして、 Ｓｉ３Ｎ
、ｎ５！３４とＳｉｎｇ膜３５との積層体をＣＦ。(Step 2. See FIG. 3(b)) After applying a resist to the entire surface, a window for forming a gate electrode with a width of about -0.1 μm is opened at a predetermined position of the resist by electron beam exposure or the like. And, Si3N
, n5!34 and the Sing film 35 are CF.
＋ＣＨＦ３ガスを用いてドライ・エツチングすることに
より、 ５ｉｓＮａ膜３４と５ｉ０２膜３５との積層
体中にゲート電極用の窓を開ける。By dry etching using +CHF3 gas, a window for the gate electrode is opened in the stack of the 5isNa film 34 and the 5i02 film 35.
次いで、ゲート電極形成用の窓部の上のレジストを選択
除去して２幅１μｍに拡張する。Next, the resist above the window for forming the gate electrode is selectively removed and expanded to a width of 1 μm.
その後、ゲート電極形成用の窓部にスパッタリングによ
りＷＳｉｚ ３６を堆積させ、さらに、下地金属として
Ｔｉ／Ｐｔ／Ａｕを蒸着させた後、Ａｕ３７をメツキす
る。Thereafter, WSiz 36 is deposited by sputtering on the window for forming the gate electrode, and Ti/Pt/Au is further deposited as a base metal, and then Au 37 is plated.
最後にレジストを剥離して、ゲート電極３８を形成する
。Finally, the resist is peeled off to form the gate electrode 38.
（工程３．第３図（Ｃ）参照）
ゲート電極３８をマスクとし、 ＨＦ＋Ｎｌｌ４Ｆをエ
ツチング液としてＳｉｎ、膜３５を選択的にウェット・
エツチングすることにより、ゲート電極３８の周辺部以
外のＳｉｎｇ膜３５を除去する。(Process 3. See FIG. 3(C)) Using the gate electrode 38 as a mask, the film 35 is selectively wetted using HF+Nll4F as an etching solution.
By etching, the Sing film 35 other than the peripheral portion of the gate electrode 38 is removed.
次いで、全面にスパッタリングにより、／ＶＮ膜３９を
１０００人の厚さに堆積させる。Next, a /VN film 39 is deposited on the entire surface by sputtering to a thickness of 1000 nm.
その後、全面にレジストを塗布し、ゲート電極３８の周
辺に幅約１／７ｍで数ｌＯμｍ間隔にレジスト４０を残
し、他の部分のレジストは除去する。Thereafter, a resist is applied to the entire surface, and the resist 40 is left around the gate electrode 38 with a width of about 1/7 m and at intervals of several lOμm, and the resist in other parts is removed.
（工程４．第３図（ｄ）参照）
レジスト４０をマスクとし、ＫＯＨをエツチング液とし
てＡ／Ｎ膜３９を選択的にウェット・エツチングする。(Step 4. See FIG. 3(d)) The A/N film 39 is selectively wet-etched using the resist 40 as a mask and KOH as an etching liquid.
次いで、Ａ＃Ｎ膜３９をマスクとし、 ｌＩＦ＋ＮＨ４
Ｆをエツチング液としてＳｉｎ、膜３５を選択的にウェ
ット・エツチングすることにより、ゲート電極３８の周
辺部のＳｉＯ□膜３５全３５する。Next, using the A#N film 39 as a mask, lIF+NH4
By selectively wet-etching the Si film 35 using F as an etching solution, the entire SiO□ film 35 around the gate electrode 38 is etched.
残されたＮＮ膜３９は、ゲート電極３８の支持体として
作用する。The remaining NN film 39 acts as a support for the gate electrode 38.
以上、実施例１および実施例２ではプレーナ型のＧａＡ
ｓ Ｆ Ｅ Ｔの製造方法について述べたが１両実施例
ともにリセス型のＧａＡｓ Ｆ Ｅ Ｔの製造にも適用
することができる。As described above, in Examples 1 and 2, planar GaA
Although the method for manufacturing an s FET has been described, both embodiments can also be applied to manufacturing a recessed type GaAs FET.
また、実施例１および実施例２ではゲート電極の断面形
状が丁字形のものについて説明したが。Furthermore, in the first and second embodiments, the gate electrode has a T-shaped cross section.
両実施例ともにゲート電極の断面形状が７字形のものに
も通用することができる。Both embodiments can also be applied to gate electrodes having a figure-7 cross-sectional shape.
（発明の効果〕
本発明によれば、ＧａＡｓＦＥＴの製造の途中において
ゲート電極が転倒することがなくなるので。(Effects of the Invention) According to the present invention, the gate electrode does not fall during the manufacturing of the GaAsFET.
製造歩留りを向上させることができる。Manufacturing yield can be improved.
第１図は本発明の原理説明図、第２図は実施例１を示す
図、第３図は実施例２を示す図、第４図は従来例１を示
す図、第５図は従来例２を示す図である。
第１図において
１：ｎ型ＧａＡｓ基板
２：ソース電極
３；ドレイン電極
４ ： ５ｉｓＮａ膜
５：ゲート電極
６；支持体FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2 is a diagram showing the first embodiment, FIG. 3 is a diagram showing the second embodiment, FIG. 4 is a diagram showing the conventional example 1, and FIG. 5 is a diagram showing the conventional example. FIG. In FIG. 1, 1: n-type GaAs substrate 2: source electrode 3; drain electrode 4: 5isNa film 5: gate electrode 6; support body
Claims (1)
（３）およびＴ字形またはＹ字形の断面形状を有するゲ
ート電極（５）からなる電界効果トランジスタにおいて
、 ゲート電極（５）の周辺に一定間隔ごとに分割された支
持体（６）を設けたことを特徴とする半導体素子。[Claims] A field effect transistor comprising a semiconductor substrate (1), a source electrode (2), a drain electrode (3), and a gate electrode (5) having a T-shaped or Y-shaped cross section, ) A semiconductor device characterized in that a support body (6) is provided at regular intervals around the periphery of the support body (6).
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| JPH01170051A true JPH01170051A (en) | 1989-07-05 |
| JP2557432B2 JP2557432B2 (en) | 1996-11-27 |
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| JPS5999776A (en) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | Manufacture of schottky gate type electric field effect transistor |
| JPS60111474A (en) * | 1983-11-22 | 1985-06-17 | Nec Corp | Manufacture of semiconductor device |
-
1987
- 1987-12-25 JP JP62328829A patent/JP2557432B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614739A (en) * | 1995-06-02 | 1997-03-25 | Motorola | HIGFET and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557432B2 (en) | 1996-11-27 |
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