JPH04125971A - Thin film transistor - Google Patents
Thin film transistorInfo
- Publication number
- JPH04125971A JPH04125971A JP24851290A JP24851290A JPH04125971A JP H04125971 A JPH04125971 A JP H04125971A JP 24851290 A JP24851290 A JP 24851290A JP 24851290 A JP24851290 A JP 24851290A JP H04125971 A JPH04125971 A JP H04125971A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- thin film
- film transistor
- drain electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000010408 film Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910021357 chromium silicide Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタに利用する。[Detailed description of the invention] [Industrial application field] INDUSTRIAL APPLICATION This invention is utilized for a thin film transistor.
本発明は、特に、液晶デイスプレィ等に用いられるアモ
ルファスシリコンを用いたアクティブマトリクス型で逆
スタガー型の薄膜トランジスタに利用する。The present invention is particularly applicable to active matrix type and inverted stagger type thin film transistors using amorphous silicon used in liquid crystal displays and the like.
本発明は、逆スタガー型の薄膜トランジスタにおいて、
島状に加工された半導体層の側壁をオーバーハング形状
となし、ソース電極およびドレイン電極とは直接に接触
しない構造とすることにより、リーク電流を減少させた
ものである。The present invention reduces leakage current in an inverted staggered thin film transistor by making the sidewalls of the island-shaped semiconductor layer have an overhanging shape so that they do not come into direct contact with the source and drain electrodes. It is something that
従来、この種の薄膜トランジスタは、第3図に示すよう
に、例えばガラス基板1からなる絶縁基板上にアルミニ
ウムおよびタンタル等の金属のゲート電極2、アモルフ
ァス窒化シリコン等のゲート絶縁膜4、水素化アモルフ
ァスシリコンを島状に加工した(以下、アイランド化と
いう。)半導体層3、リン(P)をドープしたアモルフ
ァスシリコンを用いたオーミックコンタクト層8、アル
ミニウムおよびクロム等を用いたソース電極6およびド
レイン電極7によって構成されていた。Conventionally, as shown in FIG. 3, this type of thin film transistor has a gate electrode 2 made of metal such as aluminum or tantalum, a gate insulating film 4 made of amorphous silicon nitride, etc. on an insulating substrate made of, for example, a glass substrate 1, a gate insulating film 4 made of amorphous silicon nitride, etc., and a hydrogenated amorphous A semiconductor layer 3 made of silicon processed into an island shape (hereinafter referred to as islanding), an ohmic contact layer 8 made of amorphous silicon doped with phosphorus (P), a source electrode 6 and a drain electrode 7 made of aluminum, chromium, etc. It was composed of
この従来の薄膜トランジスタの構成では、第4図に示す
ように、半導体層3の側壁5は垂直あるいはテーパー形
状に加工されており、ドレイン電極7あるいはソース電
極6がこの側壁5に接触しているため、ゲート電極2に
負の電圧■。を印加した際に生じる正孔9に起因したリ
ーク電流が、この側壁5とソース電極6およびドレイン
電極7の接触面を介して流れて、第5図に示すように、
トランジスタのオフ電流を増加させる欠点があった。In the structure of this conventional thin film transistor, as shown in FIG. 4, the side wall 5 of the semiconductor layer 3 is processed into a vertical or tapered shape, and the drain electrode 7 or the source electrode 6 is in contact with this side wall 5. , a negative voltage ■ to the gate electrode 2. A leakage current caused by the holes 9 generated when the voltage is applied flows through the contact surfaces between the side wall 5 and the source electrode 6 and drain electrode 7, and as shown in FIG.
This has the disadvantage of increasing the off-state current of the transistor.
本発明の目的は、前記の欠点を除去することにより、リ
ーク電流の発生を防止した薄膜トランジスタを提供する
ことにある。An object of the present invention is to provide a thin film transistor in which leakage current is prevented by eliminating the above-mentioned drawbacks.
本発明は、絶縁基板上に順次積層して形成されたゲート
電極、ゲート絶縁膜、島状に加工された半導体層、ソー
ス電極、およびドレイン電極を含ム薄膜トランジスタに
おいて、前記半導体層は、その側壁がオーバーハング形
状をなし、前記ソース電極および前記ドレイン電極とは
接触しない構造であることを特徴とする。The present invention provides a thin film transistor including a gate electrode, a gate insulating film, a semiconductor layer processed into an island shape, a source electrode, and a drain electrode, which are formed by sequentially stacking them on an insulating substrate, wherein the semiconductor layer is formed on the sidewalls of the thin film transistor. is characterized in that it has an overhanging shape and does not come into contact with the source electrode and the drain electrode.
また、本発明は、前記ソース電極および前記ドレイン電
極上にそれぞれ設けられた補助膜を含むことができる。Further, the present invention may include auxiliary layers respectively provided on the source electrode and the drain electrode.
アイランド化された半導体層の側壁は、ソース電極およ
びドレイン電極と側壁の接触をなくすように、オーバー
ハング形状に加工されている。The sidewalls of the islanded semiconductor layer are processed into an overhang shape so as to eliminate contact between the sidewalls and the source and drain electrodes.
従って、半導体層の側壁を通してソース電極からドレイ
ン電極に至る電流経路が無くなるので、リーク電流を減
少させることができる。Therefore, since there is no current path from the source electrode to the drain electrode through the sidewall of the semiconductor layer, leakage current can be reduced.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明の第一実施例を示す模式的縦断面図であ
る。FIG. 1 is a schematic vertical sectional view showing a first embodiment of the present invention.
本第−実施例は、絶縁基板としてのガラス基板1上に順
次積層して形成されたゲート電極2、ゲート絶縁膜4、
アイランド化された半導体層3、オーミックコンタクト
層8、ソース電極6、およびドレイン電極7を含む薄膜
トランジスタにおいて、
本発明の特徴とするところの、
半導体層3は、その側壁5がオーバーハング形状をなし
、ソース電極6′J6よび前記ドレイン電極7とは接触
しない構造となっている。In the present embodiment, a gate electrode 2, a gate insulating film 4, a gate insulating film 4,
In a thin film transistor including an islanded semiconductor layer 3, an ohmic contact layer 8, a source electrode 6, and a drain electrode 7, the present invention is characterized in that the sidewall 5 of the semiconductor layer 3 has an overhang shape, The structure is such that the source electrode 6'J6 and the drain electrode 7 do not come into contact with each other.
次に、本第−実施例の製造方法の主要点について説明す
る。Next, the main points of the manufacturing method of this embodiment will be explained.
厚さ約1mmの低アルカリ質のガラス基板1上に金属ク
ロム1000人をスパッタ法で成膜し、これをフォトリ
ソグラフィとウェットエツチング法によりパターン化し
ゲート電極2を形成する。A film of 1,000 metal chromium is formed by sputtering on a low-alkaline glass substrate 1 having a thickness of about 1 mm, and this is patterned by photolithography and wet etching to form a gate electrode 2.
次に、プラズマ化学気相成長法により窒化シリコン膜(
5000人)、水素化アモルファスシリコン膜(150
0人)およびリンドープのアモルファスシリコン膜30
0人を連続成長させた後、200人程度のクロムをスパ
ッタ法で成膜し、これをフォトリングラフィとドライエ
ッチによりパターン化してクロムシリサイド層11を形
成する。Next, a silicon nitride film (
5000 people), hydrogenated amorphous silicon film (150
0 people) and phosphorus-doped amorphous silicon film 30
After 0 layers are continuously grown, about 200 layers of chromium are formed by sputtering, and this is patterned by photolithography and dry etching to form a chromium silicide layer 11.
次に、水素化アモルファスシリコン膜およびリンドープ
のアモルファスシリコン膜ヲフォトリングラフィとドラ
イエッチによりパターン化し、アイランド化した半導体
層3とゲート絶縁膜4とを形成する。この際、ドライエ
ツチングの条件を選ぶことにより、半導体層3の側壁5
をオーバーハング状に加工することができる。Next, the hydrogenated amorphous silicon film and the phosphorus-doped amorphous silicon film are patterned by photolithography and dry etching to form an island semiconductor layer 3 and a gate insulating film 4. At this time, by selecting the dry etching conditions, the side wall 5 of the semiconductor layer 3 can be etched.
can be processed into an overhang shape.
本第−実施例においては、エツチングガスに四フッ化炭
素と酸素を選びその比を4=1とし、かつ圧力を50P
a程度まで高めることによりアモルファスシリコンとレ
ジストの選択比が5=1の等方的なエツチングを行った
。クロムシリサイド層11はエツチングされないので、
その下に大きなアンダーカットが入り、オーバーハング
形状が実現された。In this embodiment, carbon tetrafluoride and oxygen were selected as the etching gas, and the ratio was 4=1, and the pressure was 50P.
Isotropic etching with a selectivity ratio of 5=1 between amorphous silicon and resist was performed by increasing the etching depth to about a. Since the chromium silicide layer 11 is not etched,
A large undercut was placed underneath, creating an overhanging shape.
次に、2500人の金属クロム膜を再度スパッタ法によ
って形成し、これをフォトリソグラフィとドライエツチ
ング法によりパターン化しソース電極6とドレイン電極
7とを形成する。オーミックコンタクト層8はソース電
極6とドレイン電極7との間に露出したリンドープのア
モルファスシリコン膜をドライエツチング法により除去
してできる。Next, a 2,500-layer metal chromium film is again formed by sputtering, and this is patterned by photolithography and dry etching to form source electrode 6 and drain electrode 7. The ohmic contact layer 8 is formed by removing the phosphorus-doped amorphous silicon film exposed between the source electrode 6 and the drain electrode 7 by dry etching.
最後に全体を250℃の窒素雰囲気中で約2時間アニー
ルして薄膜トランジスタは完成する。Finally, the entire structure is annealed for about 2 hours in a nitrogen atmosphere at 250° C. to complete the thin film transistor.
本第−実施例では、アイランド化した半導体層3の厚さ
とソース電極6およびドレイン電極7の厚さの比を1:
16としているが、段差部での断線を防ぐためには1:
15以上にしておくことが望ましい。In this embodiment, the ratio of the thickness of the islanded semiconductor layer 3 to the thickness of the source electrode 6 and drain electrode 7 is 1:
16, but in order to prevent wire breakage at step portions, 1:
It is desirable to set it to 15 or more.
第5図に本第−実施例の薄膜トランジスタと、第3図の
従来例の薄膜トランジスタについて、ゲート電圧V、に
対するドレン−ソース電流Insの特性を示す。ゲート
電圧■。が負の場合におけるオフ電流は、従来例では1
0−”〜1O−9Aも流れるけれども、本第−実施例で
は、半導体層の側壁を通してのリーク電流が無くなる結
果、約10−” Aでありほとんど流れないことが分る
。FIG. 5 shows the characteristics of the drain-source current Ins with respect to the gate voltage V for the thin film transistor of this embodiment and the conventional thin film transistor of FIG. Gate voltage■. In the conventional example, the off-state current when is negative is 1
Although 0-'' to 10-9 A also flows, it can be seen that in the present embodiment, as a result of the elimination of leakage current through the side wall of the semiconductor layer, the current is about 10-'' A, which is almost no flow.
第2図は本発明の第二実施例を示す模式的縦断面図であ
る。FIG. 2 is a schematic vertical sectional view showing a second embodiment of the present invention.
本第二実施例は、第1図の第一実施例のソース電極6お
よびドレイン電極7上に、本発明の特徴とするところの
、スパッタ法で成膜した厚さ1000AのITO膜をフ
ォトリソグラフィとウェットエツチング法を用いてパタ
ーン化して形成したソースおよびドレイン電極の補助膜
10を設けたものである。In the second embodiment, an ITO film with a thickness of 1000 A, which is a feature of the present invention, is formed by sputtering on the source electrode 6 and drain electrode 7 of the first embodiment shown in FIG. 1 by photolithography. A source and drain electrode auxiliary film 10 is provided which is patterned and formed using a wet etching method.
本第二実施例では、ソース電極6およびドレイン電極7
のアイランド化した半導体層3の段差カバレッジ部を補
助膜10が覆い、断線等がおきにくくなる利点がある。In this second embodiment, the source electrode 6 and the drain electrode 7
The auxiliary film 10 covers the step coverage portion of the island-shaped semiconductor layer 3, which has the advantage that disconnections and the like are less likely to occur.
以上説明したように、本発明は、逆スタガー型の薄膜ト
ランジスタのアイランド化した半導体層の側壁をオーバ
ーリング形状に加工することで、この部分をソースおよ
びドレイン電極と接触しない構造としたので、ゲート電
極に負の電圧を印加した際に流れる正孔に起因したリー
ク電流が流れるのを防ぎ、トランジスタのオフ電流の増
加を抑える効果がある。As explained above, in the present invention, by processing the sidewall of the islanded semiconductor layer of an inverted staggered thin film transistor into an overring shape, this part is made into a structure that does not come into contact with the source and drain electrodes. This has the effect of preventing leakage current caused by holes that flow when a negative voltage is applied to the transistor, and suppressing an increase in the off-state current of the transistor.
第1図は本発明の第一実施例を示す模式的縦断面図。
第2図は本発明の第二実施例を示す模式的縦断面図。
第3図は従来例を示す模式的縦断面図。
第4図は従来例におけるリーク電流の発生説明図。
第5図は実施例と従来例の薄膜トランジスタの電流−電
圧特性曲線図。
1・・・ガラス基板、2・・・ゲート電極、3・・・半
導体層、4・・・ゲート絶縁膜、5・・・側壁、6・・
・ソース電極、7・・・ドレイン電極、8・・・オーミ
ックコンタクト層、9・・・正孔、10・・・補助膜、
11・・・クロムシリサイ
ド層。FIG. 1 is a schematic vertical sectional view showing a first embodiment of the present invention. FIG. 2 is a schematic vertical sectional view showing a second embodiment of the present invention. FIG. 3 is a schematic longitudinal sectional view showing a conventional example. FIG. 4 is a diagram illustrating the occurrence of leakage current in a conventional example. FIG. 5 is a current-voltage characteristic curve diagram of the thin film transistor of the embodiment and the conventional example. DESCRIPTION OF SYMBOLS 1...Glass substrate, 2...Gate electrode, 3...Semiconductor layer, 4...Gate insulating film, 5...Side wall, 6...
- Source electrode, 7... Drain electrode, 8... Ohmic contact layer, 9... Hole, 10... Auxiliary film,
11...Chromium silicide layer.
Claims (1)
ゲート絶縁膜、島状に加工された半導体層、ソース電極
、およびドレイン電極を含む薄膜トランジスタにおいて
、 前記半導体層は、その側壁がオーバーハング形状をなし
、前記ソース電極および前記ドレイン電極とは接触しな
い構造である ことを特徴とする薄膜トランジスタ。 2、請求項1に記載の薄膜トランジスタにおいて、前記
ソース電極および前記ドレイン電極上にそれぞれ設けら
れた補助膜を含む ことを特徴とする薄膜トランジスタ。[Claims] 1. A gate electrode formed by sequentially stacking layers on an insulating substrate;
In a thin film transistor including a gate insulating film, a semiconductor layer processed into an island shape, a source electrode, and a drain electrode, the semiconductor layer has a structure in which a side wall thereof has an overhang shape and does not contact the source electrode and the drain electrode. A thin film transistor characterized by: 2. The thin film transistor according to claim 1, further comprising auxiliary films provided on the source electrode and the drain electrode, respectively.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24851290A JPH04125971A (en) | 1990-09-17 | 1990-09-17 | Thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24851290A JPH04125971A (en) | 1990-09-17 | 1990-09-17 | Thin film transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04125971A true JPH04125971A (en) | 1992-04-27 |
Family
ID=17179289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24851290A Pending JPH04125971A (en) | 1990-09-17 | 1990-09-17 | Thin film transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04125971A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8629445B2 (en) | 2011-02-21 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic appliance |
JP2014038911A (en) * | 2012-08-13 | 2014-02-27 | Sony Corp | Thin film transistor and manufacturing method of the same, and display device and electronic apparatus |
-
1990
- 1990-09-17 JP JP24851290A patent/JPH04125971A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8629445B2 (en) | 2011-02-21 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic appliance |
JP2014038911A (en) * | 2012-08-13 | 2014-02-27 | Sony Corp | Thin film transistor and manufacturing method of the same, and display device and electronic apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5789283A (en) | LDD polysilicon thin film transistor and manufacturing method thereof | |
US6682964B2 (en) | TFT for LCD device and fabrication method thereof | |
JPH03161938A (en) | Manufacture of thin-film transistor | |
JP3352191B2 (en) | Method for manufacturing thin film transistor | |
KR100404351B1 (en) | Thin-film transistor and fabrication method thereof | |
US6656776B2 (en) | Thin film transistor and fabricating method thereof | |
US20060071352A1 (en) | Thin film transistors and methods of manufacture thereof | |
JPS61187272A (en) | Thin-film field-effect transistor and manufacture thereof | |
JP3420301B2 (en) | Method for manufacturing thin film transistor | |
JPH04125971A (en) | Thin film transistor | |
JP2956380B2 (en) | Thin film transistor array and method of manufacturing the same | |
JP3292240B2 (en) | Thin film transistor device and method of manufacturing the same | |
JP2692914B2 (en) | Method for manufacturing thin film transistor | |
JPH11274505A (en) | Thin film transistor structure and its manufacture | |
JP3358284B2 (en) | Method for manufacturing thin film transistor | |
JP3291069B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH1187721A (en) | Thin-film transistor and liquid crystal display device comprising the same, and manufacture of tft array substrate | |
JPH07131019A (en) | Thin film transistor and fabrication thereof | |
US6284576B1 (en) | Manufacturing method of a thin-film transistor of a reverse staggered type | |
JPH11233781A (en) | Thin film transistor | |
JPS6380570A (en) | Manufacture of thin film transistor | |
JPH04162477A (en) | Thin film transistor | |
JPH09270517A (en) | Method of manufacturing thin film transistor | |
JP3344051B2 (en) | Method for manufacturing thin film transistor | |
JP3208816B2 (en) | Method for manufacturing thin film transistor |