JPH01169549A - アドレス出力回路 - Google Patents
アドレス出力回路Info
- Publication number
- JPH01169549A JPH01169549A JP32521087A JP32521087A JPH01169549A JP H01169549 A JPH01169549 A JP H01169549A JP 32521087 A JP32521087 A JP 32521087A JP 32521087 A JP32521087 A JP 32521087A JP H01169549 A JPH01169549 A JP H01169549A
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- JP
- Japan
- Prior art keywords
- address
- memory
- terminal
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- HYIMSNHJOBLJNT-UHFFFAOYSA-N nifedipine Chemical compound COC(=O)C1=C(C)NC(C)=C(C(=O)OC)C1C1=CC=CC=C1[N+]([O-])=O HYIMSNHJOBLJNT-UHFFFAOYSA-N 0.000 abstract 2
- 101100465890 Caenorhabditis elegans sel-12 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレスが直接入力されるメモリ（以後アド
レス直接人力メモリという）とアドレスが時分割で入力
されるメモリ（以後アドレス時゛分割入カメモリという
）の両者にアドレスを与えるアドレス出力回路に関し、
特に一つの集積回路で構成されるアドレス出力回路に関
する。
レス直接人力メモリという）とアドレスが時分割で入力
されるメモリ（以後アドレス時゛分割入カメモリという
）の両者にアドレスを与えるアドレス出力回路に関し、
特に一つの集積回路で構成されるアドレス出力回路に関
する。
従来、この種のアドレス出力回路を一つの集積回路で構
成する場合、アドレス直接入力メモリに対するアドレス
出力端子と、アドレス時分割入カメモリに対するアドレ
ス出力端子は別々に設けられている。
成する場合、アドレス直接入力メモリに対するアドレス
出力端子と、アドレス時分割入カメモリに対するアドレ
ス出力端子は別々に設けられている。
上述した従来のアドレス出力回路の場合゛、アドレス値
接入カメモリとアドレス時分割入カメモリとに対するア
ドレス出力端子がそれぞれ別々に設けられているため、
アドレス出力回路を集積化した際集積回路の出力端子数
が増えてしまうという問題点がある。
接入カメモリとアドレス時分割入カメモリとに対するア
ドレス出力端子がそれぞれ別々に設けられているため、
アドレス出力回路を集積化した際集積回路の出力端子数
が増えてしまうという問題点がある。
本発明は、プロセッサから出力されるアドレスを保持す
るアドレスラッチ回路と、このアドレスを行アドレスと
列アドレスとに変換するアドレスマルチプレクス回路と
を備え、上記アドレスを第１のメモリに直接入力すると
ともに行アドレス及び列アドレスを時分割形式で第２の
メモＩＪ Ｋ入力するアドレス出力回路であって、アド
レスラッチ回路に保持されたアドレスを第１のメモリに
与えるための第１の端子と、アドレスマルチプレクス回
路からのアドレスを第２のメモリに与えるだめの第２の
端子とを共用するようにしたことを特徴としている。
るアドレスラッチ回路と、このアドレスを行アドレスと
列アドレスとに変換するアドレスマルチプレクス回路と
を備え、上記アドレスを第１のメモリに直接入力すると
ともに行アドレス及び列アドレスを時分割形式で第２の
メモＩＪ Ｋ入力するアドレス出力回路であって、アド
レスラッチ回路に保持されたアドレスを第１のメモリに
与えるための第１の端子と、アドレスマルチプレクス回
路からのアドレスを第２のメモリに与えるだめの第２の
端子とを共用するようにしたことを特徴としている。
以下本発明について図面を参照して説明する。
第１図は９本発明の一実施例を示すブロック図で、メモ
リへのアクセスアドレスが１６ビツトの場合を示す。１
はアドレス出力回路で、このアドレス回路１はアドレス
ラッチ回路（ＡＬＡＴ）２とアドレスマルチプレクス回
路（ＭＰＸ） ３とを備えている。
リへのアクセスアドレスが１６ビツトの場合を示す。１
はアドレス出力回路で、このアドレス回路１はアドレス
ラッチ回路（ＡＬＡＴ）２とアドレスマルチプレクス回
路（ＭＰＸ） ３とを備えている。
ＡＬＡＴ ２は、メモリアクセスごとに第１の入力端（
ＡＩＮ） １１から入力される１６ビツトメモリアドＶ
スを保持し、第１の出力端（Ｈｏｕｔ）１３からアドレ
スの上位８ビツト（Ａ１．〜Ａ８ ）を出力し、第２の
出力端（Ｌｏｕｔ）１４からアドレスの下位８ビツト（
ＡＴ〜Ａ、 ）を出力する。ＭＰＸ ３は第２の入力端
（ＳＥＬ） １２からの入力信号によシ、端子（）ＩＺ
Ｎ）１５に入力されるアドレス（Ａｌｓ％Ａａ ）か、
端子（ＬＩＮ）１６に入力されるアドレス（Ａ？〜Ａｏ
）の、いずれか一方を選択して端子（Ｍｏｕｔ）１７
から出力する。
ＡＩＮ） １１から入力される１６ビツトメモリアドＶ
スを保持し、第１の出力端（Ｈｏｕｔ）１３からアドレ
スの上位８ビツト（Ａ１．〜Ａ８ ）を出力し、第２の
出力端（Ｌｏｕｔ）１４からアドレスの下位８ビツト（
ＡＴ〜Ａ、 ）を出力する。ＭＰＸ ３は第２の入力端
（ＳＥＬ） １２からの入力信号によシ、端子（）ＩＺ
Ｎ）１５に入力されるアドレス（Ａｌｓ％Ａａ ）か、
端子（ＬＩＮ）１６に入力されるアドレス（Ａ？〜Ａｏ
）の、いずれか一方を選択して端子（Ｍｏｕｔ）１７
から出力する。
なお、 ＳＥＬ １２からの信号はメモリ（ＭＥＮＩ）
４とメモリ（ＭＥＮ２）５とのアドレス空間の違いをデ
コードした信号とメモリ５の列アドレスを指定する信号
との論理積をとった信号である。
４とメモリ（ＭＥＮ２）５とのアドレス空間の違いをデ
コードした信号とメモリ５の列アドレスを指定する信号
との論理積をとった信号である。
メモリ５へ列アドレスを与える場合、 ＳＥＬ １２に
信号が入力され、 ＨｆＮ１５に入力されるアドレス（
ＡＩ５〜Ａｓ＋）を選択し、それ以外の場合は、 ５Ｅ
Ｌ１２に信号を供給せず（ＳＥＬ １２オフ）１６・Ｌ
ＩＨに入力されるアドレス（Ａ、〜Ａ、）を選択する。
信号が入力され、 ＨｆＮ１５に入力されるアドレス（
ＡＩ５〜Ａｓ＋）を選択し、それ以外の場合は、 ５Ｅ
Ｌ１２に信号を供給せず（ＳＥＬ １２オフ）１６・Ｌ
ＩＨに入力されるアドレス（Ａ、〜Ａ、）を選択する。
メモリ４は、アドレスが直接入力されるメモリ（例えば
ＲＯＭまたはスタティックＲＡＭ等）で。
ＲＯＭまたはスタティックＲＡＭ等）で。
１６ビツトのアドレス入力端を持つ。メモリ５は。
アドレスが時分割形式で入力されるメモリ（例えばダイ
ナミックＲＡＭ ）で、８ビツトのアドレス入力端を持
ち１行アドレス（Ａｙ〜ＡＯ）と列アドレス（Ａ、５〜
Ａ、）２回のアドレス入力を必要とする。
ナミックＲＡＭ ）で、８ビツトのアドレス入力端を持
ち１行アドレス（Ａｙ〜ＡＯ）と列アドレス（Ａ、５〜
Ａ、）２回のアドレス入力を必要とする。
−メモリ４ヘアドレスを与える場合、アドレスの上位８
ビツト（八、〜Ａｓ）は、）（ｏｕｔ１３から出力され
、 ＡＨｏｕｔ １８を経てメモリ４に与えられる。ア
ドレスの下位８ピツト（Ａ、 〜Ａ、）は、 ＳＥＬ
１２をオフとしてＭＰＸ ３でり、Ｎ１６を選択するこ
とによ！７ 、 Ｍｏｕｔｌ ７から出力され、 ＡＬ
ｏｕｔ １９を経てメモリ４に与えられる。
ビツト（八、〜Ａｓ）は、）（ｏｕｔ１３から出力され
、 ＡＨｏｕｔ １８を経てメモリ４に与えられる。ア
ドレスの下位８ピツト（Ａ、 〜Ａ、）は、 ＳＥＬ
１２をオフとしてＭＰＸ ３でり、Ｎ１６を選択するこ
とによ！７ 、 Ｍｏｕｔｌ ７から出力され、 ＡＬ
ｏｕｔ １９を経てメモリ４に与えられる。
メモリ５ヘアドレスを与える場合、 ＭＰＸ ３で。
ＳＥＬ １２をオフとしてＬＩＮ１６を選択することに
より行□アドレス（Ａ７〜ＡＯ）はＭｏｕｔｌ７から出
力され、 ＡＬｏｕｔ ｌ ９を経てメモリ５に与えら
れる。
より行□アドレス（Ａ７〜ＡＯ）はＭｏｕｔｌ７から出
力され、 ＡＬｏｕｔ ｌ ９を経てメモリ５に与えら
れる。
列７ トｖ ス（Ａ１５〜Ａ８）は、 ＭＰＸ ３でＳ
ＥＩ、 １２をオンとしてＨｆＮ１５を選択することに
よりＭｏ ｕ ｔ１７から出力され、 ＡＬｏｕｔ １
９を経てメモリ５に与えられる。
ＥＩ、 １２をオンとしてＨｆＮ１５を選択することに
よりＭｏ ｕ ｔ１７から出力され、 ＡＬｏｕｔ １
９を経てメモリ５に与えられる。
以上説明したように本発明では、アドレス直接入力メモ
リに対するアドレス出力端子と、アドレス時分割入カメ
モリに対するアドレス出力端子とを共用するようにした
から集積回路の出力端子を削減できるという効果がある
。
リに対するアドレス出力端子と、アドレス時分割入カメ
モリに対するアドレス出力端子とを共用するようにした
から集積回路の出力端子を削減できるという効果がある
。
第１図は本発明の一実施例を示すブロック図である。
１・・・アドレス出力回路（集積回路）、２・・・アド
レスラッチ回路（ＡＬＡＴ）、 ３・・・アドレスマル
チプレクス回路（ＭＰＸ） 、 ４・・・アドレス直接
人力メモリ（ＭＥＭ １） 、 ５・・・アドレス時分
割入カメモリ（ＭＥＭ２）。
レスラッチ回路（ＡＬＡＴ）、 ３・・・アドレスマル
チプレクス回路（ＭＰＸ） 、 ４・・・アドレス直接
人力メモリ（ＭＥＭ １） 、 ５・・・アドレス時分
割入カメモリ（ＭＥＭ２）。
Claims (1)
- １、プロセッサから出力されるアドレスを保持するアド
レスラッチ回路と、該アドレスを行アドレスと列アドレ
スとに変換するアドレスマルチプレクス回路とを備え、
前記アドレスを第１のメモリに直接入力するとともに前
記行アドレス及び列アドレスを時分割形式で第２のメモ
リに入力するアドレス出力回路であって、前記アドレス
ラッチ回路に保持されたアドレスを前記第１のメモリに
与えるための第１の端子と前記アドレスマルチプレクス
回路からのアドレスを前記第２のメモリに与えるための
第２の端子とを共用するようにしたことを特徴とするア
ドレス出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32521087A JPH01169549A (ja) | 1987-12-24 | 1987-12-24 | アドレス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32521087A JPH01169549A (ja) | 1987-12-24 | 1987-12-24 | アドレス出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169549A true JPH01169549A (ja) | 1989-07-04 |
Family
ID=18174254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32521087A Pending JPH01169549A (ja) | 1987-12-24 | 1987-12-24 | アドレス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01169549A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8230816B2 (en) | 2004-11-24 | 2012-07-31 | Richell U.S.A., Inc. | Freestanding pet barrier |
| US8528257B2 (en) | 2011-03-04 | 2013-09-10 | Richell Corporation | Convertible pet barrier with a connection member |
| US8627603B2 (en) | 2011-03-15 | 2014-01-14 | Carlson Pet Products, Inc. | Barrier with panels sliding parallel |
-
1987
- 1987-12-24 JP JP32521087A patent/JPH01169549A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8230816B2 (en) | 2004-11-24 | 2012-07-31 | Richell U.S.A., Inc. | Freestanding pet barrier |
| US8528257B2 (en) | 2011-03-04 | 2013-09-10 | Richell Corporation | Convertible pet barrier with a connection member |
| US8627603B2 (en) | 2011-03-15 | 2014-01-14 | Carlson Pet Products, Inc. | Barrier with panels sliding parallel |
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