JPH01162968A - Arbitrating circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［概要コ
複数の要求信号が同時に与えられた時に優先信号に基づ
いていずれか１つの要求信号に対応する応答信号を出力
する裁定回路（Ａ ｒｂｉｔｒａｔｉｏｎ回路〉に関し
、
回路組を増加させずに要求信号を追加できることを目的
とし、
複数の優先信号及び要求信号をアドレスビットとして入
力すると共に、このアドレスビットで指定されるアドレ
スに優先信号及び要求信号に基づいて特定の応答信号を
出力するデータを格納したＲＯＭを設ける。[Detailed Description of the Invention] [Summary] Regarding an arbitration circuit (arbitration circuit) that outputs a response signal corresponding to any one request signal based on a priority signal when a plurality of request signals are given simultaneously, circuit group. The purpose is to be able to add request signals without increasing the number of priority signals, and to input multiple priority signals and request signals as address bits, and to send a specific response signal to the address specified by these address bits based on the priority signal and request signal. A ROM storing data to output is provided.
［産業上の利用分野］
本発明は、複数の要求信号が同時に与えられた時に優先
信号に基づいていずれか１つの要求信号に対応する応答
信号を出力する裁定回路（Ａｒｂｉｔｒａｔｉｏｎ回路
）に関する。[Field of Industrial Application] The present invention relates to an arbitration circuit that outputs a response signal corresponding to any one request signal based on a priority signal when a plurality of request signals are applied simultaneously.
複数の上位装置を１つのメモリユニットに共通接続した
システムにあっては、複数の上位装置から同時にメモリ
アクセスが行なわれたときに、いずれか一方の上位装置
によるメモリアクセスのみを有効にするため、メモリユ
ニット側に裁定回路（Ａｒｂｉｔｒａｔｉｏｎ回路）を
設けている。In a system in which multiple host devices are commonly connected to one memory unit, when memory access is performed simultaneously from multiple host devices, the memory access by only one of the host devices is enabled. An arbitration circuit is provided on the memory unit side.
［従来の技術］
第４図は従来の裁定回路の使用例を示した説明図である
。[Prior Art] FIG. 4 is an explanatory diagram showing an example of the use of a conventional arbiter circuit.
第４図において、２０は上位インタフェースを介して複
数の上位装置が共通接続されるメモリユニットであり、
ポート１４Ａ又はポート１４Ｂを介してメモリ１６を上
位インタフェースに接続している。In FIG. 4, 20 is a memory unit to which a plurality of higher-level devices are commonly connected via a higher-level interface,
The memory 16 is connected to the upper interface via port 14A or port 14B.
ポート１４Ａと１４Ｂにより同時にメモリアクセスの要
求信号ＲＥＱ−０及びＲＥＱ−１を受けた時には、裁定
回路１８によってポート１４を有効とする応答信号（Ａ
ｃｋｎｏｗｌｅｇｅ信号）ＡＣＫ−０又はポート１６
を有効とする応答信号ＡＣＫ−１を出力し、いずれか一
方のポートを有効としてメモリ１６のアクセスを行なわ
せる。When memory access request signals REQ-0 and REQ-1 are simultaneously received by ports 14A and 14B, the arbiter 18 outputs a response signal (A) that enables port 14.
ckknowlege signal) ACK-0 or port 16
A response signal ACK-1 is output to enable one of the ports to enable access to the memory 16.
第５図は第４図に示した従来の裁定回路１８の構成図で
ある。FIG. 5 is a block diagram of the conventional arbitration circuit 18 shown in FIG. 4.
第５図において、１２は優先順位変更回路であり、応答
信号ＡＣＫ−０又はＡＣＫ−１を出力する毎あるいは一
定のサイクル毎にＲＥＱ−（［光信号またはＲＥＱ−１
優先信号を切換出力し、応答信号ＡＣＫ−０とＡＣＫ−
１による応答の平均化を図っている。In FIG. 5, reference numeral 12 denotes a priority order change circuit, which outputs REQ-([optical signal or REQ-1
Switch the priority signal and output the response signals ACK-0 and ACK-
1 to average the responses.
要求信号ＲＥＱ−０はＡＮＤゲート２２に入力され、Ａ
ＮＤゲート２２はＮＡＮＤゲート２４により制御される
。ＮＡＮＤゲート２４には優先順位変更回路１２のＲＥ
Ｑ−１１先信号と要求信号ＲＥＱ−１が入力され、ＮＡ
ＮＤゲート２４の出力「１」でＡＮＤゲート２２を許容
状態とし、このとき要求信号ＲＥＱ−０が「１」となる
入力を受けるとＤ−ＦＦ２６のセットで応答信号ＡＣＫ
−０を「１」とする応答出力を生ずる。The request signal REQ-0 is input to the AND gate 22, and the A
ND gate 22 is controlled by NAND gate 24. The NAND gate 24 has RE of the priority change circuit 12.
Q-11 destination signal and request signal REQ-1 are input, NA
The AND gate 22 is set to the allowable state by the output "1" of the ND gate 24, and when the request signal REQ-0 receives an input that becomes "1", the D-FF 26 is set to output the response signal ACK.
Generates a response output that sets -0 to "1".
一方、要求信号ＲＥＱ−１はＡＮＤゲート２８に入力さ
れ、ＡＮＤゲート２８はＮＡＮＤゲート３０により制御
される。ＮＡＮＤゲート３０には要求信号ＲＥＱ−０と
優先順位変更回路１２のＲＥＱ−０優先信号が入力され
、ＮＡＮＤゲート３０の出力「１」でＡＮＤゲート２８
を許容状態とし、この状態で要求信号ＲＥＱ−１が「１
」となる入力を受けるとＤ−ＦＦ３２がセットされて応
答信号ＡＣＫ−１が「１」となる応答出力を生ずる。On the other hand, the request signal REQ-1 is input to an AND gate 28, and the AND gate 28 is controlled by a NAND gate 30. The request signal REQ-0 and the REQ-0 priority signal of the priority change circuit 12 are input to the NAND gate 30, and the output of the NAND gate 30 is "1" and the AND gate 28
is set as a permissible state, and in this state, the request signal REQ-1 becomes "1".
'', the D-FF 32 is set and produces a response output in which the response signal ACK-1 becomes "1".
即ち、要求信号ＲＥＱ−０又はＲＥＱ−１が個別に入力
した時には、優先順位変更回路１２の出力のいかんに係
わらず対応する応答信号ＡＣＫ−Ｏ又は０Ｋ−１を出力
し、要求信号ＥＲＥＱ−０とＲＥＱ−１が同時に入力し
たときには、そのとき「１」となっている優先信号に依
存した応答信号ＡＣＫ−０又はＡＣＫ−１を生ずる。That is, when the request signal REQ-0 or REQ-1 is input individually, the corresponding response signal ACK-O or 0K-1 is output regardless of the output of the priority change circuit 12, and the request signal EREQ-0 is output. When REQ-1 and REQ-1 are input at the same time, a response signal ACK-0 or ACK-1 is generated depending on the priority signal that is "1" at that time.
［発明が解決しようとする問題点］
しかしながら、このような従来の裁定回路にあっては、
要求信号を何種類か追加した場合には、ＡＮＤゲート、
ＮＡＮＤゲート及びＤ−ＦＦ等でなる回路を増設しなけ
ればならず、回路量が増大して複雑化する問題があった
。[Problems to be solved by the invention] However, in such a conventional arbitration circuit,
If you add several types of request signals, use an AND gate,
It is necessary to add circuits such as NAND gates and D-FFs, which increases the amount of circuitry and increases complexity.
本発明は、このような従来の問題点に鑑みてなされたも
ので、回路量を増加させることなく要求信号を追加でき
るようにした裁定回路を提供することを目的とする。The present invention has been made in view of such conventional problems, and an object of the present invention is to provide an arbiter circuit that can add a request signal without increasing the amount of circuitry.
［問題点を解決するための手段］ 第１図は本発明の原理説明図である。[Means for solving problems] FIG. 1 is a diagram explaining the principle of the present invention.
第１図において、１２は優先順位変更回路であり、応答
信号ＡＣＫ−０，ＡＣＫ−１を平均化するため複数の要
求信号ＲＥＱ−０，ＲＥＱ−１の数に応じた優先信号を
出力する。In FIG. 1, reference numeral 12 denotes a priority change circuit, which outputs priority signals corresponding to the number of request signals REQ-0 and REQ-1 to average the response signals ACK-0 and ACK-1.
１０はＲＯＭであり、複数の優先信号及び要求信号ＲＥ
Ｑ−０，ＲＥＱ−１をアドレスビット（例えば４ビツト
）として入力すると共に、このアドレスピッ［・（４ビ
ツト）で指定されるアドレス「０１００Ｊ〜ｒｌｏ１１
Ｊに優先信号及び要求信号に基づいて特定の応答信＠Ａ
ＣＫ−０又はＡＣＫ−１を出力するデータ「ＯＯＪ
ｒｏｌＪ又は「１０」を格納している（第１図（Ｂ）参
照）。10 is a ROM, which stores a plurality of priority signals and request signals RE.
Input Q-0 and REQ-1 as address bits (for example, 4 bits), and also input the address "0100J to rlo11" specified by this address bit [. (4 bits).
Specific response signal @A based on priority signal and request signal to J
Data “OOJ” that outputs CK-0 or ACK-1
rolJ or "10" is stored (see FIG. 1(B)).
［作用］
例えば要求信号ＲＥＱ−０及びその優先信号が「１」の
ときには、アドレス「ｏ１ｏ月が指定されてＲＯＭ１０
からデータ「０１」が読出され、応答信号ＡＣＫ−１が
出力される。[Operation] For example, when the request signal REQ-0 and its priority signal are "1", the address "o1o month" is specified and the ROM 10 is
Data "01" is read out from , and a response signal ACK-1 is output.
またアドレスデータの第２及び３ビツト目が「１」とな
る要求信号ＲＥＱ−０とＲＥＱ−１が同時に入力された
ときには、ＲＥＷ−Ｏｆａ先信号が「１」であれば、ア
ドレス「０１１１Ｊが指定されてデータ「０１」か読出
され、応答信号ＡＣＫ−０を生じ、一方、ＲＥＱ−１優
先信号が「１」であればアドレスｒ１０１１Ｊが指定さ
れてデータ「１０」が読出され、応答信号ＡＣＫ−１を
生ずる。Furthermore, when the request signals REQ-0 and REQ-1, in which the second and third bits of the address data are "1", are input at the same time, if the REW-Ofa destination signal is "1", the address "0111J" is specified. data "01" is read out, generating a response signal ACK-0. On the other hand, if the REQ-1 priority signal is "1", address r1011J is specified and data "10" is read out, generating a response signal ACK-0. 1.
要求信号を１つ追加するには、ＲＯＭアドレスビットを
新たな要求信＠ＥＲＱ ２とその優先信号に応じて２
ビツト追加して例えば６ビツトとし、ＲＯＭ格納データ
は１ビツト追加して例えば３ビツトデータとすれば良く
、ＲＯＭの内容変えるだけで要求信号の追加に対応でき
る。To add one request signal, set the ROM address bits to 2 depending on the new request signal @ERQ 2 and its priority signal.
It is sufficient to add one bit to, for example, 6 bits, and add 1 bit to the data stored in the ROM to make, for example, 3 bits.Additional request signals can be accommodated simply by changing the contents of the ROM.
具体的には、ＲＯＭの最大アドレスビットに応じたデー
タを格納しておき、要求信号の数に応じたアドレスビッ
トのみを有効として他のアドレスビットはロジックｒＯ
Ｊに固定しておき、最大アドレスビット数の１／２まで
の要求信号の追加に対応できる。Specifically, data corresponding to the maximum address bit of the ROM is stored, only the address bit corresponding to the number of request signals is valid, and the other address bits are set to logic rO.
By fixing it to J, it is possible to add request signals up to 1/2 of the maximum number of address bits.
［実施例］ 第２図は本発明の一実施例を示した構成図である。[Example] FIG. 2 is a block diagram showing an embodiment of the present invention.
第２図において、１０はＲＯＭであり、この実施例にあ
ってＲＯＭ１０は「Ｏ〜７」で示す８つのアドレスビッ
トを有し、各アドレスに４ごットデータを格納すること
ができ、格納データのビット出力「Ｏ〜３」に対応して
応答信号ＡＣＫ−０〜３を読出すことができるようにし
ている。In FIG. 2, 10 is a ROM, and in this embodiment, the ROM 10 has eight address bits indicated as "0 to 7", and can store four bits of data in each address. Response signals ACK-0 to ACK-3 can be read out corresponding to bit outputs "O to 3".
ＲＯＭ’ＩＯは第３図に示す内容を有する。ROM'IO has the contents shown in FIG.
即ち、８ビツトで成るアドレスの上位４ビツト「Ｏ〜３
」は優先信号のビットで構成され、下位４ビツト「４〜
７」が要求信号ＲＥＱ−１〜Ｏのビットで構成され、こ
の優先信号ビットと要求信号ビットに基づき応答信号Ａ
ＣＫ−０〜３に対応したデータ４ビツトのいずれか１つ
のビット「１」として格納している。In other words, the upper 4 bits of the 8-bit address "O~3
” consists of priority signal bits, and the lower 4 bits “4~
7" is composed of bits of the request signal REQ-1 to REQ-O, and based on the priority signal bit and the request signal bit, the response signal A is
Any one of the 4 bits of data corresponding to CK-0 to CK-3 is stored as "1".
再び、第２図を参照するに、この実施例にあっては２つ
の要求信号ＲＥＱ−０とＲＥＱ−１に対する裁定回路を
例にとることから、ＲＯＭ１０の第７ビツト目「６」に
要求信号ＲＥＱ−１を入力し、また第８ビツト目「７」
に要求信号ＲＥＱ−Ｏを入力している。また、優先順位
変更回路１２はクロックに応じて順次ＲＥＱ−０又はＲ
ＥＱ−１優先信号を発生しており、ＲＥＱ〜１優先信号
はＲＯＭ１０の第３ビツト目「２」に入力され、ＲＥＱ
−０優先信号は第４ビツト目「３」に入力される。それ
以外のアドレスビット、即ち第１゜第２．第５．第６ビ
ツト目は使用されていないことから、図示のようにロジ
ック「○」が固定的に設定されている。Referring again to FIG. 2, in this embodiment, since the arbitration circuit for two request signals REQ-0 and REQ-1 is taken as an example, the request signal is stored in the seventh bit "6" of the ROM 10. Input REQ-1 and also input the 8th bit “7”
A request signal REQ-O is input to the terminal. Further, the priority change circuit 12 sequentially selects REQ-0 or REQ-0 according to the clock.
The EQ-1 priority signal is generated, and the REQ~1 priority signal is input to the third bit "2" of the ROM10, and the REQ
The -0 priority signal is input to the fourth bit "3". Other address bits, i.e. 1st, 2nd, . Fifth. Since the sixth bit is not used, the logic "○" is fixedly set as shown in the figure.
一方、ＲＯＭ１０の４ごットデータ出力のうち、第３ビ
ツト目「２」が要求信号ＲＥＱ−１に対応した応答信号
ＡＣＫ−１となり、また第４ビツト目「３」は要求信号
ＲＥＱ−０に対応した応答信号ＡＣＫ−０となる。On the other hand, of the 4-bit data output from the ROM 10, the third bit "2" becomes the response signal ACK-1 corresponding to the request signal REQ-1, and the fourth bit "3" corresponds to the request signal REQ-0. A response signal ACK-0 is generated.
このようなＲＯＭ１０に対する要求信号ＲＥＱ−１とＲ
ＥＱ−０及びこれらに対応する優先信号のアドレスビッ
トに対する入力接続により、ＲＯＭ１０は第３図の破線
で囲んだアドレス及びデータが裁定回路として使用され
ることになる。Request signals REQ-1 and R for such ROM 10
The input connections to the address bits of EQ-0 and their corresponding priority signals cause the ROM 10 to use the addresses and data enclosed by the broken line in FIG. 3 as an arbiter circuit.
次に、上記の実施例の動作を説明する。Next, the operation of the above embodiment will be explained.
今、優先順位変更回路１２から出力されるＲＥＱ−０優
先信号がｒｌ」、ＲＥＱ−１優先信号がｒＯＪの状態で
要求信号ＲＥＱ−０が「１」として入力されたとすると
、ＲＯＭ１０のアドレスデータは「０００１０００１
Ｊとなり、第３図から明らかなように、データｌ” ０
００１ Ｊが読出され、出力データの第４ビツト目が「
１」となることから応答信号ＡＣＫ−０が出力される。Now, if the REQ-0 priority signal output from the priority change circuit 12 is "rl" and the REQ-1 priority signal is rOJ, and the request signal REQ-0 is input as "1", the address data of the ROM 10 is “00010001
J, and as is clear from Fig. 3, the data l” 0
001J is read and the 4th bit of the output data is “
1'', a response signal ACK-0 is output.
また、ＲＥＱ−０優先信号がｒｌＪ、ＲＥＱ−１優先信
号がｒＯＪとなる状態で要求信号ＲＥＱ−１がｒｌＪと
なる入力を受けたとすると、ＲＯＭｌ０のアドレスデー
タはｒ ０ＯＯ１００ＩＯＪとなり、この場合には第３
図から明らかなように、データ「００１０」が読出され
、出力データの第３ビツト目が「１」となることから応
答信号ＡＣＫ−１が出力される。Further, if the request signal REQ-1 receives an input as rlJ while the REQ-0 priority signal is rlJ and the REQ-1 priority signal is rOJ, the address data of ROMl0 becomes r0OO100IOJ, and in this case, 3
As is clear from the figure, data "0010" is read out and the third bit of the output data becomes "1", so the response signal ACK-1 is output.
更に、ＲＥＱ−０優先信号がｒｌＪ、ＲＥＱ−１優先信
号が「０」の状態で共に「１」となる要求信号ＲＥＱ−
０及びＲＥＱ−１の入力を同時に受けたとすると、この
ときのＲＯＭ１０のアドレスデータは「０００１００１
１」となり、第３図から明らかなように、データ「０Ｏ
Ｏ１」が読出され、出力データの第４ビツト目が「１」
にあることから応答信号ＡＣＫ−０が出力される。即ち
、同時に要求信号ＲＥＱ−０及びＲＥＱ−１を受けたと
きには、ＲＥＱ−Ｏｆｌ先信号が「１」にあることから
、このＲＥＱ−０優先信号に基づき要求信号ＲＥＱ−０
に対応した応答信号ＡＣＫ−０を出力するようになる。Furthermore, when the REQ-0 priority signal is rlJ and the REQ-1 priority signal is "0", the request signal REQ- becomes "1".
If inputs of 0 and REQ-1 are received at the same time, the address data of ROM10 at this time is "0001001".
1", and as is clear from Figure 3, the data becomes "0O
O1” is read out, and the fourth bit of the output data is “1”.
Therefore, a response signal ACK-0 is output. That is, when request signals REQ-0 and REQ-1 are received at the same time, since the REQ-Ofl destination signal is "1", the request signal REQ-0 is sent based on this REQ-0 priority signal.
A response signal ACK-0 corresponding to the response signal ACK-0 is output.
次に、優先順位変更回路１２から出力されるＲＥＱ−０
優先信号がｒＯＪでＲＥＱ−１優先信号が「１」となっ
た場合には、要求信＠ＲＥＱ Ｏ又はＲＥＱ−１が入
力したときにはそれぞれに対応した応答信号ＡＣＫ−０
又はＡＣＫ−１を出力する。一方、同時に要求信号ＲＥ
Ｑ−０及びＲＥＱ−１が入力したときには、ＲＥＱ−１
優先信号の「１」に基づき要求信号ＲＥＱ−１に対応し
た応答信号ＡＣＫ−１を出力するようになる。Next, REQ-0 output from the priority change circuit 12
When the priority signal is rOJ and the REQ-1 priority signal is "1", when the request signal @REQ O or REQ-1 is input, the response signal ACK-0 corresponding to each is input.
Or output ACK-1. Meanwhile, at the same time, the request signal RE
When Q-0 and REQ-1 are input, REQ-1
Based on the priority signal "1", a response signal ACK-1 corresponding to the request signal REQ-1 is output.
次に、要求信号ＲＥＱ−２を１つ追加した場合を説明す
る。Next, a case will be described in which one request signal REQ-2 is added.
このように新たに要求信号ＲＥＱ−２を追加した場合に
は、ＲＥＱ−２信号をＲＯＭｌ０の第６アドレスビツト
「５」のロジックｒＯＪを解除して新たな要求信号ＲＥ
Ｑ−２を入力接続し、また優先順位変更回路１２として
ＲＥＱ−○〜２侵先信号の３種類を切換えるようにし、
優先順位変更回路１２からのＲＥＱ−２優先信号をＲＯ
Ｍｌ０の第２ビツト目「１」に入力させれば良い。When a new request signal REQ-2 is added in this way, the logic rOJ of the sixth address bit "5" of ROM10 is canceled and the REQ-2 signal is added to the new request signal RE.
Q-2 is connected as an input, and the priority change circuit 12 is configured to switch between three types of REQ-○ to 2 invasion signals,
The REQ-2 priority signal from the priority change circuit 12 is RO
It is sufficient to input it to the second bit "1" of Ml0.
このように新たに要求信号ＲＥＱ−２を追加した場合に
は、新たに追加した要求信号ＲＥＱ−２と同時に要求信
号ＲＥＱ−０及び又はＲＥＱ−１が入力しても、ＲＥＱ
−２ｆｆｉ先信号が「１」であれば要求信号ＲＥＱ−２
に対応した応答信号ＡＣＫ−２を出力することができる
。When a new request signal REQ-2 is added in this way, even if request signals REQ-0 and/or REQ-1 are input at the same time as the newly added request signal REQ-2, the REQ
-2ffi If the destination signal is "1", the request signal REQ-2
A response signal ACK-2 corresponding to the response signal ACK-2 can be output.
このように本発明の裁定回路にあってはＲＯＭ１０のア
ドレスビットの半分の数まで要求信号を追加することが
でき、要求信号の追加に対し回路量を増加させることな
く、要求信号及びその優先信号に対応してアドレスビッ
トを１つずつ増加するという僅かな回路変更のみで簡単
に対応することができる。In this way, in the arbitration circuit of the present invention, it is possible to add request signals up to half the number of address bits in the ROM 10, and it is possible to add request signals and their priority signals without increasing the amount of circuitry for adding request signals. This can be easily handled with only a slight circuit change of increasing the address bits by one in response to the above.
尚、上記の実施例は８ビツトのアドレスデータを持つＲ
ＯＭを例にとるものであったが、本発明はこれに限定さ
れず、１６ビツト、３２ビツト等適宜のアドレスビット
をもつＲＯＭにつきそのまま適用することができる。Note that the above embodiment uses R with 8-bit address data.
Although OM has been taken as an example, the present invention is not limited thereto, and can be applied as is to ROMs having appropriate address bits such as 16 bits, 32 bits, etc.
［発明の効果］
以上説明してきたように本発明によれば、要求信号の追
加更には削除を僅かな回路変更により実現でき、要求信
号の数が増加した場合でも回路部品数を少なく演ますこ
とができる。[Effects of the Invention] As explained above, according to the present invention, request signals can be added or deleted by making slight circuit changes, and even if the number of request signals increases, the number of circuit components can be reduced. Can be done.
第１図は本発明の原理説明図；
第２図は本発明の実施例構成図；
第３図は本発明のＲＯＭ内容説明図：
第４図は従来の裁定回路の使用説明図：第５図は従来回
路の構成図である。
図中、
１０ ： ＲＯＭ
１２：優先順位変更回路
１４Ａ、１４８：ボート
１６：メモリ
１８：裁定回路
２０：メモリユニットFig. 1 is an explanatory diagram of the principle of the present invention; Fig. 2 is an exemplary configuration diagram of the present invention; Fig. 3 is an explanatory diagram of the contents of the ROM of the present invention; Fig. 4 is an explanatory diagram of the use of a conventional arbitration circuit; The figure is a configuration diagram of a conventional circuit. In the figure, 10: ROM 12: Priority change circuit 14A, 148: Boat 16: Memory 18: Arbitration circuit 20: Memory unit
Claims (1)
応じた優先順位変更回路（１２）からの優先信号の入力
を受け、各要求信号（ＲＥＱ−０，１）が個別に入力し
た時には各要求信号に対応した応答信号（ＡＣＫ−０，
１）を出力し、複数の要求信号（ＲＥＱ−０，１）が同
時に入力した時には前記優先信号に基づくいずれか１つ
の要求信号に対応した応答信号を出力する裁定回路に於
いて、 前記複数の優先信号及び要求信号をアドレスビットとし
て入力すると共に、該アドレスビットで指定されるアド
レスに優先信号及び要求信号に基づいて特定の応答信号
を出力するデータを格納したＲＯＭ（１０）を備えたこ
とを特徴とする裁定回路。[Claims] Receiving input of a plurality of request signals (REQ-0, 1) and priority signals from a priority change circuit (12) according to the number of request signals, each request signal (REQ-0, 1) is input individually, response signals (ACK-0, ACK-0,
1) and outputs a response signal corresponding to any one request signal based on the priority signal when a plurality of request signals (REQ-0, 1) are input simultaneously; A ROM (10) is provided which stores data for inputting priority signals and request signals as address bits and outputting specific response signals based on the priority signals and request signals at addresses specified by the address bits. Characteristic arbitration circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321838A JP2560053B2 (en) | 1987-12-18 | 1987-12-18 | Arbitration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321838A JP2560053B2 (en) | 1987-12-18 | 1987-12-18 | Arbitration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162968A true JPH01162968A (en) | 1989-06-27 |
| JP2560053B2 JP2560053B2 (en) | 1996-12-04 |
Family
ID=18136992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321838A Expired - Lifetime JP2560053B2 (en) | 1987-12-18 | 1987-12-18 | Arbitration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560053B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936863A (en) * | 1982-08-24 | 1984-02-29 | Nippon Telegr & Teleph Corp <Ntt> | Circuit for controlling access competition of common resource |
| JPS60214065A (en) * | 1984-04-09 | 1985-10-26 | Mitsubishi Electric Corp | Bus arbitrating device |
-
1987
- 1987-12-18 JP JP62321838A patent/JP2560053B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936863A (en) * | 1982-08-24 | 1984-02-29 | Nippon Telegr & Teleph Corp <Ntt> | Circuit for controlling access competition of common resource |
| JPS60214065A (en) * | 1984-04-09 | 1985-10-26 | Mitsubishi Electric Corp | Bus arbitrating device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560053B2 (en) | 1996-12-04 |
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