JPH01160213A - Ｃｍｏｓ入力バッファ回路 - Google Patents
Ｃｍｏｓ入力バッファ回路Info
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- JPH01160213A JPH01160213A JP62319658A JP31965887A JPH01160213A JP H01160213 A JPH01160213 A JP H01160213A JP 62319658 A JP62319658 A JP 62319658A JP 31965887 A JP31965887 A JP 31965887A JP H01160213 A JPH01160213 A JP H01160213A
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- 239000000872 buffer Substances 0.000 title claims abstract description 15
- 230000005540 biological transmission Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＭＯＳ入力バッファ回路に関し、
ＣＭＯＳ／ＣＭＯ３，、ＴＴＬ／ＣＭＯ３間のインタフ
ェースをアクティブにコンパチブルにとることを目的と
し、 ３個のｎチャネル型ＭＯＳＦＥＴと３個のｐチャネル型
ＭＯＳ Ｆ ＥＴと、２個のトランスミッションゲート
によるスイッチ回路より構成する。
ェースをアクティブにコンパチブルにとることを目的と
し、 ３個のｎチャネル型ＭＯＳＦＥＴと３個のｐチャネル型
ＭＯＳ Ｆ ＥＴと、２個のトランスミッションゲート
によるスイッチ回路より構成する。
本発明は、アクティブにＣＭＯＳ／ＴＴＬコンパチブル
な入カバソファ回路に関する。
な入カバソファ回路に関する。
一般にＣＭＯ３／ＣＭＯ３或いはＴＴＬ／ＴＴＬ間の接
続、即ち送り側が０ＭＯ３で受は側も０ＭＯ３の場合或
いは送り側がＴＴＬで受は側もＴＴＬの場合においては
、接続上のインタフェースの問題はない。しかし送り側
のＴＴＬの出力ピンから受は側の０ＭＯ３の入力ピンに
対して論理レベルを伝達する場合は、その論理レベルを
維持するために条件がある。
続、即ち送り側が０ＭＯ３で受は側も０ＭＯ３の場合或
いは送り側がＴＴＬで受は側もＴＴＬの場合においては
、接続上のインタフェースの問題はない。しかし送り側
のＴＴＬの出力ピンから受は側の０ＭＯ３の入力ピンに
対して論理レベルを伝達する場合は、その論理レベルを
維持するために条件がある。
第５図にＴＴＬ出力ピンとＣＭＯ３入カピフカピンの入
出力インタフェースの電圧条件を示す。
出力インタフェースの電圧条件を示す。
図から判るように“Ｌ”レベルのときは、送り側ＴＴＬ
の出力ピンがθ〜０．４■の電圧範囲で、受は側のＣＭ
Ｏ３入カピフカピン１．７ｖであるので問題がない。し
かし“Ｈ”レベルでは、送り側出力ビンは２．４〜５ｖ
の電圧範囲であるのに対してＣＭＯ３入カビフカビン４
〜５ｖであり、送り側の最低電圧の２．４Ｖは受は側の
最低電圧３．４ＶよりＩＶも低くなっており入力上問題
である。また当然ではあるが、ＣＭＯ３／ＣＭＯ５或い
はＴＴＬ／ＴＴＬインタフェース間では“Ｌルベルまた
は“Ｈ”レベルにおける入出力電圧条件が同一であるた
め問題はない。
の出力ピンがθ〜０．４■の電圧範囲で、受は側のＣＭ
Ｏ３入カピフカピン１．７ｖであるので問題がない。し
かし“Ｈ”レベルでは、送り側出力ビンは２．４〜５ｖ
の電圧範囲であるのに対してＣＭＯ３入カビフカビン４
〜５ｖであり、送り側の最低電圧の２．４Ｖは受は側の
最低電圧３．４ＶよりＩＶも低くなっており入力上問題
である。また当然ではあるが、ＣＭＯ３／ＣＭＯ５或い
はＴＴＬ／ＴＴＬインタフェース間では“Ｌルベルまた
は“Ｈ”レベルにおける入出力電圧条件が同一であるた
め問題はない。
第４図（ａ）と（ｂ）に従来のＴＴＬ／ＣＭＯＳインタ
フェースと入カバソファを示す。
フェースと入カバソファを示す。
第４図（ａ）は外部にプルアンプ抵抗を挿入しＴＴＬ／
ＣＭＯＳインタフェースをとる場合で、ＣＭＯ３入力端
子電圧をプルアップ抵抗を通した＋５ｙ電圧により常時
“Ｈ”レベルにしておくことにより、ＴＴＬ出力端子電
圧が“Ｈ”レベルの場合に０ＭＯ３への入力電圧をプル
アップ電圧により上げる方法である。この場合外部にプ
ルアップ抵抗Ｒρ等を必要とするため部品数が増え、コ
ストアップと信頼性の低下につながる。
ＣＭＯＳインタフェースをとる場合で、ＣＭＯ３入力端
子電圧をプルアップ抵抗を通した＋５ｙ電圧により常時
“Ｈ”レベルにしておくことにより、ＴＴＬ出力端子電
圧が“Ｈ”レベルの場合に０ＭＯ３への入力電圧をプル
アップ電圧により上げる方法である。この場合外部にプ
ルアップ抵抗Ｒρ等を必要とするため部品数が増え、コ
ストアップと信頼性の低下につながる。
第４図（ｂ）は従来のＣＭＯ３人カバツカバッファＴＴ
Ｌコンパチブルの入力論理レベルとする方法である。即
ちＣＭＯ５入カバツカバッファのｐチャネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ ｐ＋ と３個のｎチャネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ ｎ ｒ 、 ｎ ｚ 、 ｎ ３とから構
成し、各ＦＥＴのゲートを入力端子に接続し、ｐｌのソ
ースとｎＩ ＋ ｎ２＊ ｎ ２のドレインとを出力端
子に接続する。
Ｌコンパチブルの入力論理レベルとする方法である。即
ちＣＭＯ５入カバツカバッファのｐチャネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ ｐ＋ と３個のｎチャネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ ｎ ｒ 、 ｎ ｚ 、 ｎ ３とから構
成し、各ＦＥＴのゲートを入力端子に接続し、ｐｌのソ
ースとｎＩ ＋ ｎ２＊ ｎ ２のドレインとを出力端
子に接続する。
ＣＭＯＳインバータの場合、一般にインバータのしきい
値電圧は次式で与えられる。
値電圧は次式で与えられる。
Ｖｙｐ 、ＶＴＩＩ はそれぞれｐＭＯ５ＦＥＴ、
ｎＭＯＳ Ｆ ＥＴのしきい値電圧とし、ＶＤＤはＴＴ
ＬおよびＣＭＯＳに共通のレベルの電圧を出力する電源
（＋ ５ Ｖ）とする。
ｎＭＯＳ Ｆ ＥＴのしきい値電圧とし、ＶＤＤはＴＴ
ＬおよびＣＭＯＳに共通のレベルの電圧を出力する電源
（＋ ５ Ｖ）とする。
β８はインバータ比、Ｗ、 Ｌ、 μはチャネル幅、
チャネル長、キャリア移動度を示す。
チャネル長、キャリア移動度を示す。
Ｖｔ−＝ Ｖｔｐ ＝Ｖ、 β、＝Ｘ（≧０）
とすると、 ここでｘ＝１とすれば Ｖ ＩＮＶ ＝ Ｖ ＤＤ／ ２ となり、Ｘが１より大になれば ＶＩＮＶはＶＤＤ／２より小になり、しかもＶに近づく
形になる。
とすると、 ここでｘ＝１とすれば Ｖ ＩＮＶ ＝ Ｖ ＤＤ／ ２ となり、Ｘが１より大になれば ＶＩＮＶはＶＤＤ／２より小になり、しかもＶに近づく
形になる。
したがって図はｎＭＯＳＦＥＴを３個、ｐＭ。
５ＦＥＴを１個使用し、ｎＭＯＳＦＥＴにおけるＷ、／
Ｌｎを大きくし、βＲ（インバータ比）を大きくし、し
きい値電圧ＶＩＮＹをＶＩＩＤ／２より下げてＴＴＬの
″Ｈルベルに対してコンパチブルにしている。なおＴＴ
Ｌから“Ｌ゛レベル入力しても０ＭＯ３の許容電圧範囲
が大きいため問題はない。したがってＴＴＬコンパチブ
ルなＣＭＯＳバッファとして使用出来る。
Ｌｎを大きくし、βＲ（インバータ比）を大きくし、し
きい値電圧ＶＩＮＹをＶＩＩＤ／２より下げてＴＴＬの
″Ｈルベルに対してコンパチブルにしている。なおＴＴ
Ｌから“Ｌ゛レベル入力しても０ＭＯ３の許容電圧範囲
が大きいため問題はない。したがってＴＴＬコンパチブ
ルなＣＭＯＳバッファとして使用出来る。
しかし従来のＣＭＯＳバッファを０ＭＯ３と接続する場
合、入力が“Ｌ”レベルの場合Ｖ＋ＮＶのしきい値が下
がるとＣＭＯ３入カピフカピン値の１．７ｖを割る恐れ
があり、あらかじめＴＴＬとのインタフェースなのか、
０ＭＯ３とのインタフェースなのかを決めておかなくて
はならなく、アクティブに両インタフェースをとること
が出来ないという問題点があった。
合、入力が“Ｌ”レベルの場合Ｖ＋ＮＶのしきい値が下
がるとＣＭＯ３入カピフカピン値の１．７ｖを割る恐れ
があり、あらかじめＴＴＬとのインタフェースなのか、
０ＭＯ３とのインタフェースなのかを決めておかなくて
はならなく、アクティブに両インタフェースをとること
が出来ないという問題点があった。
本発明のＣＭＯ３人カバツカバッファ図を第１図に示す
。図において、１はｐ＋＋’Ｇ１ｔ＋ ｐ３の３個のｐ
チャネル型ＭＯＳ Ｆ ＥＴ、２はｎｌ＋ ｎｔ＊ ｎ
３の３個のｎチャネル型ＭＯＳＦＥＴ、３はスイッチ回
路より構成される。入力側にはＴＴＬまたは０ＭＯ３が
接続され、出力側には０ＭＯ３が接続される。入力信号
は各ＦＥＴのゲートに接続され、出力信号は各ｎＭＯＳ
ＦＥＴのドレインに接続される。スイッチ回路の制御信
号としては入力信号が使用される。第１段目のｐ、のソ
ースとｎｌのドレインとは接続され、第２、第３段目の
９ｔ＋ １’３のソースはスイッチ回路を通してそれぞ
れｎ２、ｎ３のドレインに接続される。またｐＩ＊９ｔ
＋ ｐ３のドレインはＴＴＬおよびＣＭＯＳに共通のレ
ベルの電圧を出力する電源（＋ ５Ｖ）に接続され、ｎ
Ｉ ＋ ｎＺ＋ｎ、のソースはアースに接続されている
。
。図において、１はｐ＋＋’Ｇ１ｔ＋ ｐ３の３個のｐ
チャネル型ＭＯＳ Ｆ ＥＴ、２はｎｌ＋ ｎｔ＊ ｎ
３の３個のｎチャネル型ＭＯＳＦＥＴ、３はスイッチ回
路より構成される。入力側にはＴＴＬまたは０ＭＯ３が
接続され、出力側には０ＭＯ３が接続される。入力信号
は各ＦＥＴのゲートに接続され、出力信号は各ｎＭＯＳ
ＦＥＴのドレインに接続される。スイッチ回路の制御信
号としては入力信号が使用される。第１段目のｐ、のソ
ースとｎｌのドレインとは接続され、第２、第３段目の
９ｔ＋ １’３のソースはスイッチ回路を通してそれぞ
れｎ２、ｎ３のドレインに接続される。またｐＩ＊９ｔ
＋ ｐ３のドレインはＴＴＬおよびＣＭＯＳに共通のレ
ベルの電圧を出力する電源（＋ ５Ｖ）に接続され、ｎ
Ｉ ＋ ｎＺ＋ｎ、のソースはアースに接続されている
。
第２図（ａ）と（ｂ）で入力レベルが６Ｌ”の場合と“
Ｈ”の場合の本発明の詳細な説明する。
Ｈ”の場合の本発明の詳細な説明する。
入力レベルが“Ｌ”の場合、スイッチ回路３はオン状態
となり、この人カバソファは第２図（ａ）に示す如く３
個の９ＭＯＳＦＥＴと３個のｎＭ。
となり、この人カバソファは第２図（ａ）に示す如く３
個の９ＭＯＳＦＥＴと３個のｎＭ。
５ＦＥＴが接続状態になり、チャネル幅とチーヤネル長
の比が路間−となり、前述のインバータのしきい値電圧
式（２）におけるインバータ比 β。
の比が路間−となり、前述のインバータのしきい値電圧
式（２）におけるインバータ比 β。
は１となり、ＣＭＯＳインバータのしきい値電圧ＶＩＮ
ＶはＶａｎ／２即ち約２．５■となり、ＣＭＯＳコンパ
チブルな入カバソファとなる。
ＶはＶａｎ／２即ち約２．５■となり、ＣＭＯＳコンパ
チブルな入カバソファとなる。
入力レベルがＨ”の場合、スイッチ回路３はオフ状態と
なり、この入カバソファは第２図（ｂ）に示す如く１個
の９ＭＯＳＦＥＴと３個のｎＭ。
なり、この入カバソファは第２図（ｂ）に示す如く１個
の９ＭＯＳＦＥＴと３個のｎＭ。
５ＦＥＴが接続状態になり、インバータ比 β。
が１より大になり、従来回路第４図（ｂ）と同様にＴＴ
Ｌコンパチブルな入カバソファとなる。
Ｌコンパチブルな入カバソファとなる。
以上のように入力レベルが“Ｌ”でも“Ｈ”でも、本発
明のＣＭＯ３人カバツカバッファることにより、アクテ
ィブに０ＭＯ３，ＴＴＬコンパチブルな０ＭＯ３−ＩＣ
を実現出来る。
明のＣＭＯ３人カバツカバッファることにより、アクテ
ィブに０ＭＯ３，ＴＴＬコンパチブルな０ＭＯ３−ＩＣ
を実現出来る。
本発明のＣＭＯ３入カバソファの実施例とスイッチ回路
の実施例を第３図（ａ）と（ｂ）に示す。
の実施例を第３図（ａ）と（ｂ）に示す。
図においてＣＭＯＳＦＥＴの構成及び名称は第１図と同
じであるが、スイッチ回路３はインバータ４とスイッチ
を構成するトランスミッションゲー）Ｔｚ、Ｔｓからな
り、ＴｔまたはＴ３は（ｂ）図に詳細説明するようにｐ
ＭＯＳ Ｆ ＥＴとｎＭＯＳＦＥＴのドレインとソー
ス間をゲートへの人力のレベルによりオンまたはオフす
るスイッチ回路である。
じであるが、スイッチ回路３はインバータ４とスイッチ
を構成するトランスミッションゲー）Ｔｚ、Ｔｓからな
り、ＴｔまたはＴ３は（ｂ）図に詳細説明するようにｐ
ＭＯＳ Ｆ ＥＴとｎＭＯＳＦＥＴのドレインとソー
ス間をゲートへの人力のレベルによりオンまたはオフす
るスイッチ回路である。
スイッチ回路３について説明すると、入力信号を入力と
するインバータ４と、その出力をトランスミッションゲ
ー）Ｔｔ、Ｔ３の９ＭＯＳＦＥＴのゲートに接続し、入
力信号をトランスミッションゲートＴ ｚ 、 Ｔ ｚ
のｎＭＯＳＦＥＴのゲートに接続し、スイッチ回路を構
成している。
するインバータ４と、その出力をトランスミッションゲ
ー）Ｔｔ、Ｔ３の９ＭＯＳＦＥＴのゲートに接続し、入
力信号をトランスミッションゲートＴ ｚ 、 Ｔ ｚ
のｎＭＯＳＦＥＴのゲートに接続し、スイッチ回路を構
成している。
この構成により、入力信号が°Ｌ”レベルのときトラン
スミッションゲートＴｔ、ＴｘのｐとｎのＭＯＳ Ｆ
ＥＴはともにオンになり、スイッチはともにオン状態に
なる。したがってＣＭＯＳコンパチブルなインタフェー
スの入カバソファになる。
スミッションゲートＴｔ、ＴｘのｐとｎのＭＯＳ Ｆ
ＥＴはともにオンになり、スイッチはともにオン状態に
なる。したがってＣＭＯＳコンパチブルなインタフェー
スの入カバソファになる。
また入力信号が“Ｈ”レベルのときはトランスミッショ
ンゲートＴ２．Ｔ３のｐとｎのＭＯＳＦＥＴはともにオ
フになり、スイッチはともにオフ状態となる。したがっ
てＴＴＬコンパチブルな入力バッファになる。
ンゲートＴ２．Ｔ３のｐとｎのＭＯＳＦＥＴはともにオ
フになり、スイッチはともにオフ状態となる。したがっ
てＴＴＬコンパチブルな入力バッファになる。
本発明により、アクティブに０ＭＯ３およびＴＴＬにコ
ンパチブルなＣＭＯ３入カバソファを提供することが出
来、０ＭＯ３とのインタフェースかＴＴＬとのインタフ
ェースかということに頼らずに使用出来る。またスイッ
チ回路の制御信号は入力信号をそのまま使っているため
、制御用の外部ビンを必要とせず、外部ピノの有効利用
が可能となる。
ンパチブルなＣＭＯ３入カバソファを提供することが出
来、０ＭＯ３とのインタフェースかＴＴＬとのインタフ
ェースかということに頼らずに使用出来る。またスイッ
チ回路の制御信号は入力信号をそのまま使っているため
、制御用の外部ビンを必要とせず、外部ピノの有効利用
が可能となる。
第１図は本発明の原理図、第２図（ａ）と（ｂ）は本発
明の原理説明図、第３図（ａ）と（ｂ）は本発明の入力
バッファの実施例とスイッチ回路の実施例、第４図（ａ
）と（ｂ）は従来例のインタフェースと入カバソファ、
第５図は論理レベル電圧比較図を示す。 図において、１はｐチャネル型ＭＯＳ Ｆ ＥＴ。 ２はｎチャネル型ＭＯＳＦＥＴ、３はスイッチ回路、４
はインバータを示す。 本発明の原理図 第１図 （ａ）入力レベルが′Ｌ９の場合 （ｂ）入力レベルが″Ｈ＠の場合 本発明の原理説明図 第２図 （ａ）入力バッファの実施例 （ｂ）スイッチ回路の実施例 第３図 インタフェース （ａ）従来例のインタフェース ＋５Ｖ （ｂ）従来例の入力バッファ （ＴＴＬ出力ビン） （ＣＭＯ３入カビ
ン〕論理レベル電圧比較図 第５図
明の原理説明図、第３図（ａ）と（ｂ）は本発明の入力
バッファの実施例とスイッチ回路の実施例、第４図（ａ
）と（ｂ）は従来例のインタフェースと入カバソファ、
第５図は論理レベル電圧比較図を示す。 図において、１はｐチャネル型ＭＯＳ Ｆ ＥＴ。 ２はｎチャネル型ＭＯＳＦＥＴ、３はスイッチ回路、４
はインバータを示す。 本発明の原理図 第１図 （ａ）入力レベルが′Ｌ９の場合 （ｂ）入力レベルが″Ｈ＠の場合 本発明の原理説明図 第２図 （ａ）入力バッファの実施例 （ｂ）スイッチ回路の実施例 第３図 インタフェース （ａ）従来例のインタフェース ＋５Ｖ （ｂ）従来例の入力バッファ （ＴＴＬ出力ビン） （ＣＭＯ３入カビ
ン〕論理レベル電圧比較図 第５図
Claims (1)
- 【特許請求の範囲】 ３個のｐチャネル型ＭＯＳＦＥＴ（１）と、３個のｎ
チャネル型ＭＯＳＦＥＴ（２）と、スイッチ回路（３）
より構成され、 各ｐチャネル型ＭＯＳＦＥＴのドレインはＴＴＬおよび
ＣＭＯＳに共通のレベルの電圧を出力する電源に接続し
、各ｎチャネル型ＭＯＳＦＥＴのソースはアースに接続
し、２つのｐチャネル型ＭＯＳＦＥＴのソースはスイッ
チ回路（３）を通して２つのｎチャネル型ＭＯＳＦＥＴ
のそれぞれのドレインに接続し、さらに残りのｐチャネ
ル型ＭＯＳＦＥＴのソースとｎチャネル型ＭＯＳＦＥＴ
のドレインとを接続し、 スイッチ回路（３）の制御信号として入力信号を使用し
、入力信号をオンして各ＦＥＴのゲートに入力し、出力
信号は各ｎチャネル型ＭＯＳＦＥＴのドレインから取出
すことを特徴とするＣＭＯＳ入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319658A JPH01160213A (ja) | 1987-12-17 | 1987-12-17 | Ｃｍｏｓ入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319658A JPH01160213A (ja) | 1987-12-17 | 1987-12-17 | Ｃｍｏｓ入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160213A true JPH01160213A (ja) | 1989-06-23 |
Family
ID=18112756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319658A Pending JPH01160213A (ja) | 1987-12-17 | 1987-12-17 | Ｃｍｏｓ入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160213A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0971481A1 (en) * | 1995-05-26 | 2000-01-12 | National Semiconductor Corporation | Supply and interface configurable input/output buffer |
-
1987
- 1987-12-17 JP JP62319658A patent/JPH01160213A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720804B2 (en) | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A3 (en) * | 1992-06-15 | 1996-07-24 | Fujitsu Ltd | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US5557221A (en) * | 1992-06-15 | 1996-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6492846B1 (en) | 1992-06-15 | 2002-12-10 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6707325B2 (en) | 1992-06-15 | 2004-03-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6737893B2 (en) | 1992-06-15 | 2004-05-18 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6744300B2 (en) | 1992-06-15 | 2004-06-01 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0971481A1 (en) * | 1995-05-26 | 2000-01-12 | National Semiconductor Corporation | Supply and interface configurable input/output buffer |
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