JPH01152918A - Digital processing unit - Google Patents

Digital processing unit

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JPH01152918A
JPH01152918A JP62309645A JP30964587A JPH01152918A JP H01152918 A JPH01152918 A JP H01152918A JP 62309645 A JP62309645 A JP 62309645A JP 30964587 A JP30964587 A JP 30964587A JP H01152918 A JPH01152918 A JP H01152918A
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JP
Japan
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filter
gain
capacitor
vout
switched capacitor
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Application number
JP62309645A
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Japanese (ja)
Inventor
Mitsuyasu Kido
三安 城戸
Tomio Chiba
千葉 富雄
Hiroyuki Kudo
博之 工藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPH01152918A publication Critical patent/JPH01152918A/en
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Abstract

PURPOSE:To detect abnormality of a protective relay by changing a filter in its gain for trouble detecting calculation and by detecting that the output voltage of the filter is within a predetermined value. CONSTITUTION:Capacitor of switched capacitor filters 51-54, comprising an analog switch and a capacitor for a switched capacitor equivalent resistance, are represented as Cr1-Cr4. When switches 61, 62 of a gain control part 14 are turned off, the gains of output voltages Vout 1 and Vout 2 of the filter are given respectively by expressions I and II. And turning on the switches 61, 62 by a gain changing instruction, a gain changing capacitor 70(Crg) is connected in parallel with the capacitors Cr1-Cr4. Then, the gains of the output voltages Vout 1 and Vout 2 are changed as shown respectively by expressions III and IV. Next performing trouble detecting calculation about an overcurrent factor and an undercurrent factor, this arithmetic result is compared with a comparison value. When an absolute value of this difference is larger than a permissible value, a device is stopped and abnormality is indicated.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル演算処理装置に係り、特に、電力
係統の電圧及び電流を入力し、ディジタル量に変換する
ディジタル形保護リレーの入力回路に関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a digital arithmetic processing device, and more particularly to an input circuit for a digital protection relay that inputs power-related voltage and current and converts them into digital quantities. .

〔従来の技術〕[Conventional technology]

従来のディジタル形保護リレーは、入力部の点検を行う
場合、特許61−227628に示すように、フィルタ
のクロック周波数を変更して、フィルタの特性を変更さ
せ、入力に対するフィルタ出力の大きさを判定して、フ
ィルタの異常及び保護リレーの異常を検出していた。
When inspecting the input section of a conventional digital protection relay, as shown in Patent No. 61-227628, the filter clock frequency is changed to change the filter characteristics, and the magnitude of the filter output relative to the input is determined. and detected filter abnormalities and protection relay abnormalities.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術は、バンドパスフィルタについては、クロ
ック信号を高くすると、中心周波数が高くなり、点検時
の入力信号に対する出力は小さくなり、異常の検出は可
能である。しかし、ローパスフィルタについては、クロ
ック周波数を高くしても、点検時の入力信号に対する出
力は小さくならず、異常検出できない問題があった。さ
らに、異常検出の対象とするリレー要素が、過電流及び
不足電圧リレー要素しかできなく、リアクタンスリレー
については、異常検出できない問題があった。
In the above-mentioned conventional technology, when the clock signal is increased, the center frequency of the band-pass filter becomes higher, and the output relative to the input signal during inspection becomes smaller, making it possible to detect abnormalities. However, with regard to low-pass filters, even if the clock frequency is increased, the output in response to the input signal at the time of inspection does not decrease, and there is a problem that abnormality cannot be detected. Furthermore, the relay elements targeted for abnormality detection can only be overcurrent and undervoltage relay elements, and there is a problem that abnormality cannot be detected with respect to reactance relays.

本発明の目的は、上記した、問題点を解決することにあ
る。
An object of the present invention is to solve the above-mentioned problems.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、入力フィルタのゲインを外部か変更できる
スイツチト・キャパシタフィルタとし、該フィルタのゲ
インを変更し、出力電圧の大きさが許容値以内であるこ
とを検出できるようにした。
The above object is a switched capacitor filter in which the gain of the input filter can be changed externally, and by changing the gain of the filter, it is possible to detect that the magnitude of the output voltage is within a permissible value.

このことにより、点検用の入力フィルタをなくすること
ができ、回路の小形化、低コスト化が達成されると共・
に、入力フィルタを含む保護リレーの一貫した点検が容
易にでき、信頼性の向上が達成できる。
This eliminates the need for an input filter for inspection, making the circuit smaller and lowering costs.
Moreover, consistent inspection of the protection relay including the input filter can be easily performed, and reliability can be improved.

〔作用〕[Effect]

スイツチト・キャパシタフィルタの入力等価抵抗のキャ
パシタに、並列に接続できるようにゲイン変更用のキャ
パシタを設ける。点検時には、上記したゲイン変更用の
キャパシタを接続し、ゲインを変更する。保護リレーの
演算処理部では、ゲイン変更後のデータを用いて、過電
流及び不足電圧要素について演算を行う。この保護リレ
ー演算処理部で、上記した演算結果と比較する。それに
よって、入力フィルタを含む、保J?リレーの異常検出
ができる。
A gain changing capacitor is provided so that it can be connected in parallel to the input equivalent resistance capacitor of the switched capacitor filter. At the time of inspection, the gain is changed by connecting the gain changing capacitor described above. The arithmetic processing unit of the protection relay uses the data after the gain change to perform calculations regarding overcurrent and undervoltage elements. This protection relay calculation processing section compares the calculation result with the above-mentioned calculation result. Thereby, the protection J? including the input filter? Relay abnormalities can be detected.

〔実施例〕〔Example〕

以下、本発明の一実施例について説明する。 An embodiment of the present invention will be described below.

まず、本発明の実施例の構成について説明する。First, the configuration of an embodiment of the present invention will be explained.

第1図は本発明の実施例のディジタル保護リレーに適用
した場合の構成を示す。第1図において、1及び2はス
イッチト・キャパシタスイッチ、3及び4はサンプルホ
ールド回路、5はマルチプレクサ、6はアナログ/デジ
タル変換器(A/D変換器)、7は整定部、8は入出力
部、9はマイクロプロセッサ(CPU)、10はランダ
ムアクセスメモリ (RAM)、11はリードオンリー
メモリ(ROM)、12はゲイン制御部である。
FIG. 1 shows a configuration when applied to a digital protection relay according to an embodiment of the present invention. In Figure 1, 1 and 2 are switched capacitor switches, 3 and 4 are sample and hold circuits, 5 is a multiplexer, 6 is an analog/digital converter (A/D converter), 7 is a setting section, and 8 is an input. The output section includes a microprocessor (CPU) 9, a random access memory (RAM) 10, a read only memory (ROM) 11, and a gain control section 12.

次に、第1図に示した各ブロックの機能について説明す
る。
Next, the functions of each block shown in FIG. 1 will be explained.

第1図において、1及び2のスイッチl−・キャパシタ
フィルタは、入力信号の高調波成分の除去及びサンプル
リングの折返し誤差を防止するものである。3及び4の
サンプルホールド回路は、前段のフィルタの出力を、周
期Tごとにサンプルし、ホールドするものである。5の
マルチプレクサは、複数のS/H回路の出力を入力し、
その中の1つを順次切換えて選択するものである。6の
A/D変換器はアナログデータをディジタルデータ(例
えば12ビツトの分解能)に変換するものである。
In FIG. 1, switch l-capacitor filters 1 and 2 are used to remove harmonic components of the input signal and prevent aliasing errors in sampling. The sample and hold circuits 3 and 4 sample and hold the output of the previous stage filter every period T. The multiplexer 5 inputs the outputs of multiple S/H circuits,
One of them is sequentially switched and selected. A/D converter 6 converts analog data into digital data (eg, 12-bit resolution).

7の整定部は、保護リレーの整定値を設定するものであ
る。8のIloはディジタルデータを入出力するもので
ある。9のCPUは、演算アルゴリズムに従った処理を
施すものである。10のRAMは、入力データ及び演算
データを記憶するものである。11のROMは、9に示
したCPUを動作させるプログラム及びデータを記憶す
るものであり、読出し専用である。12のゲイン制御部
は、1及び2に示したフィルタの出力電圧の大きさを変
更するものである。
The setting section 7 sets a setting value of the protection relay. 8 Ilo is for inputting and outputting digital data. The CPU 9 performs processing according to an arithmetic algorithm. The RAM 10 stores input data and calculation data. The ROM 11 stores programs and data for operating the CPU shown in 9, and is read-only. A gain control section 12 changes the magnitude of the output voltage of the filters 1 and 2.

次に、スイッチト・キャパシタ回路による等価抵抗の構
成及び動作について説明する。
Next, the configuration and operation of the equivalent resistance using the switched capacitor circuit will be explained.

第2図(a)〜(b)はスイッチト・キャパシタによっ
て如何に等価抵抗が得られるかを原理的に説明するため
のものである。第2図において、端子■、■での電圧を
それぞれVl 、V2として第2図(a)のようにスイ
ッチS2をオンした状態では、キャパシタCには、Q2
=CV2で表わされる電荷Q2が充電されていることに
なる。この状態で次に、第2図(b)にようにスイッチ
S1をオンさせると、キャパシタCの電荷はQ1= C
V 1 となり、Qt とQ2の差の電荷ΔQが端子■
より流れ込みことになる。即ち、電荷ΔQは以下のよう
になる。
FIGS. 2(a) and 2(b) are for explaining in principle how equivalent resistance can be obtained by a switched capacitor. In Fig. 2, when the voltages at terminals ■ and ■ are Vl and V2, respectively, and switch S2 is turned on as shown in Fig. 2(a), capacitor C has a voltage of Q2.
This means that a charge Q2 represented by =CV2 is being charged. In this state, when switch S1 is turned on as shown in FIG. 2(b), the charge on capacitor C becomes Q1=C
V 1 , and the charge ΔQ, the difference between Qt and Q2, is applied to the terminal ■
This will lead to more inflow. That is, the charge ΔQ is as follows.

ΔQ=Qx  Q2 =C(Vx −V2 )   =
・(1)ここで再び第2図(c)に示すようにスイッチ
S2がオンされれば、キャパシタCの電荷はQ2=CV
zとなり式(1)に示す電荷ΔQと問屋の電荷がキャパ
シタCから端子■に流出することは明らかである。
ΔQ=Qx Q2 =C(Vx −V2)=
・(1) Here, if the switch S2 is turned on again as shown in FIG. 2(c), the charge of the capacitor C becomes Q2=CV
z, and it is clear that the charge ΔQ shown in equation (1) and the wholesaler's charge flow from the capacitor C to the terminal ■.

したがって、同期Tで上記動作を繰返すようにすれば、
同期Tで電荷ΔQがキャパシタCを介し移動することに
なり、結果的に端子■から端子■には式(2)で示され
る電流1が平均的に流れることになるものである。
Therefore, if the above operation is repeated at synchronization T,
At the synchronization T, the charge ΔQ moves through the capacitor C, and as a result, the current 1 shown by equation (2) flows on average from the terminal (2) to the terminal (2).

j=ΔQ/T=C(Vl−V2 )/T  −(2)一
方、第2図(ci)に示すように抵抗Rの両端各々にお
ける電圧がそれぞれVl、V2である場合、抵抗Rに流
れる電流i1は以下のようになる。
j=ΔQ/T=C(Vl-V2)/T-(2) On the other hand, when the voltages at both ends of the resistor R are Vl and V2, respectively, as shown in FIG. 2 (ci), the voltage flows through the resistor R. The current i1 is as follows.

in = (Vt −V2 ) /R−(3)ここで、
1=iRとすれば、式(2)、 (3)より以下の式(
4)が得られるものである。   ゛R=T/C=工/
(fc)    ・・(4)但し、fはスイッチング周
波数である。
in = (Vt - V2) /R - (3) where,
If 1=iR, then from equations (2) and (3) the following equation (
4) is obtained.゛R=T/C=engineering/
(fc) (4) where f is the switching frequency.

即ち、スイッチト・キャパシタによる等価抵抗はキャパ
シタCの容量値(c)とスイッチングの周期Tとの比で
決定され、周期Tを変えることによりキャパシタCの容
量値を変えることなく等価抵抗を自由に変化させ得るも
のである。
In other words, the equivalent resistance of a switched capacitor is determined by the ratio between the capacitance value (c) of capacitor C and the switching period T, and by changing the period T, the equivalent resistance can be freely changed without changing the capacitance value of capacitor C. It is something that can be changed.

以上、述べたスイッチト・キャパシタ回路は基本的な回
路であるが、実際には寄生容量の影響を受けにくい第2
図(e)、(f)に示す回路などが用いられるものとな
っている。第2図(e)。
The switched capacitor circuit described above is a basic circuit, but in reality it is a secondary circuit that is less susceptible to the effects of parasitic capacitance.
The circuits shown in Figures (e) and (f) are used. Figure 2(e).

(f)中φはクロックφの反転されたものを示す。φ in (f) indicates an inverted version of the clock φ.

次に、スイツチト・キャパシタフィルタについて説明す
る。
Next, the switched capacitor filter will be explained.

第3図において、1〜16はアナログスイッチ、21〜
24はスイッチト・キャパシタ等価抵抗用キャパシタ、
31及び32は積分用キャパシタ、41及び42は演算
増幅器(opアンプ)、51〜54は上記したアナログ
スイッチ及びスイッチト・キャパシタ等価抵抗用キャパ
シタからなるスイッチト・キャパシタ等価抵抗である。
In Fig. 3, 1 to 16 are analog switches, 21 to 16 are analog switches, and 21 to 16 are analog switches.
24 is a switched capacitor equivalent resistance capacitor;
31 and 32 are integrating capacitors, 41 and 42 are operational amplifiers (op amplifiers), and 51 to 54 are switched capacitor equivalent resistances consisting of the above-described analog switches and switched capacitor equivalent resistance capacitors.

第4図は、第3図のスイツチト・キャパシタフィルタを
動作させるためのタロツク波形例である。
FIG. 4 is an example of a taroch waveform for operating the switched capacitor filter of FIG.

第3図に示したスイツチト・キャパシタフィルタにおい
て、l、2,5,6,9,10.13及び16は第4図
(a)に示したクロックφがrr H++レベルのとき
ONL、、′L”レベルのときOFFするようにする。
In the switched capacitor filter shown in FIG. 3, l, 2, 5, 6, 9, 10.13 and 16 are ONL, ,'L when the clock φ shown in FIG. 4(a) is at the rr H++ level. ``Turn it off when the level is high.

また、3,4,7,8,11゜12.14及び15は、
第4図(b)に示したクロックφが7/ H#レベルの
ときONL、IIL”レベルのときOFFするようにす
る。これら一連の動作を周期TFごと繰返すことにより
、第3図のVoutl 及びVout2  には以下に
示す伝達関数で表わす出力を得ることができる (Voutl) バッドパスフィルタ出力 (Vout2) ローパスフィルタ出力 H:利得係数、Wo:角周波数、Q:選択度また、第3
図に示した、21〜24及び31〜32の各キャパシタ
を、Cr 1 、 Cr 21 Cr 3HCr 4及
びC1,C2とすると、フィルタの特性定数は以下の式
で表わすことができる。
Also, 3, 4, 7, 8, 11°12.14 and 15 are
When the clock φ shown in FIG. 4(b) is at the 7/H# level, it turns ONL, and when it is at the IIL'' level, it turns OFF. By repeating this series of operations every period TF, the Voutl and Vout2 can obtain an output expressed by the transfer function shown below (Voutl) Bad pass filter output (Vout2) Low pass filter output H: gain coefficient, Wo: angular frequency, Q: selectivity.
Assuming that the capacitors 21 to 24 and 31 to 32 shown in the figure are Cr 1 , Cr 21 Cr 3HCr 4 and C1, C2, the characteristic constant of the filter can be expressed by the following formula.

(Voutl)  r x (Vout2) Cr番 fo :中心周波数、Q:選択度、■(=利得係数第5
図は、第1図に示したフィルタ及びゲイン制御部の構成
図を示すものである。第5図において、61及び62は
スイッチであり、70はキャパタである。第5図の14
にて示す部分がゲイン制御部である。
(Voutl) r x (Vout2) Cr number fo: center frequency, Q: selectivity, ■ (= gain coefficient 5th
The figure shows a block diagram of the filter and gain control section shown in FIG. 1. In FIG. 5, 61 and 62 are switches, and 70 is a capacitor. 14 in Figure 5
The part indicated by is the gain control section.

次しこ、第5図に示すフィルタのゲイン変更にってい説
明する。第5図において、61及び62のスイッチはO
FFにする。従ってフィルタのVoutl及びVout
 2のゲインは(9)及び(12)となる。
Next, the gain change of the filter shown in FIG. 5 will be explained. In FIG. 5, switches 61 and 62 are set to 0.
Make it FF. Therefore, Voutl and Vout of the filter
The gains of 2 are (9) and (12).

第5図において、ゲイン制御指令により61及び62の
スイッチをONする。ここで、70のキャパシタをGr
gとすると、このG r gは、51の中のキャパシタ
C口を並列接続する。すなわち、このときのゲインを以
下に示す。
In FIG. 5, switches 61 and 62 are turned on by a gain control command. Here, 70 capacitors are Gr
g, this G r g connects the capacitor C ports in 51 in parallel. That is, the gain at this time is shown below.

(Voutl) (Vout2) 従って、Crgの値をCrt と同じにすると、(13
)及び(19)より、vout 1及びVout 2の
2倍になることが容易に理解できる。
(Voutl) (Vout2) Therefore, if the value of Crg is the same as Crt, (13
) and (19), it can be easily understood that vout 1 and Vout 2 are twice as large.

次に、第1図に示した本発明の動作について、詳細に説
明する。
Next, the operation of the present invention shown in FIG. 1 will be explained in detail.

第6図は、本発明の動作を示すフロー図である。FIG. 6 is a flow diagram showing the operation of the present invention.

以下、このフロー図に従って説明する。The following will explain the process according to this flowchart.

第6図の1に示すブロックでは、第1図の14に示すゲ
イン制御部により、フィルタゲインの変更を行うもので
ある。詳細は、先に、第5図にて説明したように、ゲイ
ン変更指令信号により、入力等価抵抗のキャパシタに、
ゲイン変更用のキャパシタを並列接続し、ゲインを変更
するものである。
In the block shown at 1 in FIG. 6, the filter gain is changed by the gain control section shown at 14 in FIG. In detail, as explained earlier in FIG. 5, the gain change command signal changes the input equivalent resistance to the capacitor.
Gain changing capacitors are connected in parallel to change the gain.

次に、第6図の2に示すブロックでは、事故検出演算を
行う。主に、過電流要素(OC)及び不足電圧要素につ
いて、演算を行う。
Next, in block 2 shown in FIG. 6, accident detection calculations are performed. Calculations are mainly performed regarding overcurrent elements (OC) and undervoltage elements.

次に、第6図の3に示すブロックでは、2に示したブロ
ックで演算したOC及びUVリレー要素の演算結果と比
較値Aと比較し、この差の絶対値が、許容値をより大き
いかどうかを判断する。
Next, in the block shown in 3 of Fig. 6, the calculation results of the OC and UV relay elements calculated in the block shown in 2 are compared with the comparison value A, and the absolute value of this difference is determined to be larger than the allowable value. judge whether

もし、許容値より大きいならば、第6図の4のブロック
に移り、異常表示を行い、停止する。
If it is larger than the allowable value, the process moves to block 4 in FIG. 6, displays an abnormality, and stops.

もし、許容値より小さいならば、フィルタを含んだリレ
ーの演算処理は正常に行われている。
If it is smaller than the allowable value, the arithmetic processing of the relay including the filter is being performed normally.

以上の動作により点検を行う。Inspection is performed using the above operations.

以上述べた方法では、点検入力信号に切換えなくても、
点検できる。すなわち、電力系統からの入力信号を先に
述べたように、ゲイン制御して、OC及びUVリレー要
素の演算を行い、点検するものである。このようにする
と、点検入力用の特別な発振器を不要とすることができ
るので回路の小形化が図れる。
With the method described above, even without switching to the inspection input signal,
Can be inspected. That is, as described above, the input signal from the power system is gain controlled, and the OC and UV relay elements are calculated and inspected. In this way, a special oscillator for inspection input can be made unnecessary, so that the circuit can be made more compact.

第7図は、第1図の1及び2に示したフィルタのゲイン
−周波数特性例を示す、(a)はローパスフィルタの例
、(b)はバンドパスフィルタの例である。(a)の1
及び(b)の3に示す特性曲線は、ゲイン変更する前の
ゲイン−周波数特性である。また、(a)の2及び(b
)の4に示す特性曲線は、ゲイン変更後(点検時)のゲ
イン−周波数特性例である。すなわち、ゲイン変更前の
ゲインはHであり、変量後はに倍されたHとなる。
FIG. 7 shows examples of gain-frequency characteristics of the filters shown in 1 and 2 of FIG. 1, where (a) is an example of a low-pass filter, and (b) is an example of a band-pass filter. (a)-1
The characteristic curve shown in 3 and (b) is the gain-frequency characteristic before the gain is changed. In addition, (a) 2 and (b)
) The characteristic curve shown in 4 is an example of the gain-frequency characteristic after the gain is changed (at the time of inspection). That is, the gain before the gain change is H, and after the change, it becomes H multiplied by .

第7図より、ローパスフィルタ及びバンドパスフィルタ
の点検時のゲインは、入力信号(点検信号)の周波数に
無関係にに倍される。
From FIG. 7, the gains of the low-pass filter and band-pass filter during inspection are multiplied by , regardless of the frequency of the input signal (inspection signal).

第8図は、点検動作を説明するための、第1図の各ブロ
ックの波形例で(ゲインを大に変更する例)ある。
FIG. 8 is an example of the waveform of each block in FIG. 1 (an example in which the gain is changed to a large value) for explaining the inspection operation.

第8図において、(a)は点検入力切換令信号である。In FIG. 8, (a) is an inspection input switching command signal.

この信号は、ある周期TNごとにCPU側からI10部
を経由して、印加するものである。
This signal is applied from the CPU side via the I10 section every certain period TN.

第8図の(c)は、(a)によって切換えた点検入力信
号を示す。第8図の(d)はフィルタの出力信号を示す
。ここで、第8図の(b)に示すように、ゲイン切換え
信号を出力する。この信号により、フィルタのゲインが
2倍になる。このことによりフィルタ及びリレー演算処
理部が正常であれば、第8図の(e)に示すリレー出力
(OC要素)が″動作″となる。
(c) of FIG. 8 shows the inspection input signal switched according to (a). FIG. 8(d) shows the output signal of the filter. Here, as shown in FIG. 8(b), a gain switching signal is output. This signal doubles the gain of the filter. As a result, if the filter and relay arithmetic processing section are normal, the relay output (OC element) shown in FIG. 8(e) becomes "operational".

第9図は、フィルタのゲインを小に変更する場合の、第
1図に示した各部の波形例である。
FIG. 9 is an example of waveforms of each part shown in FIG. 1 when the gain of the filter is changed to a small value.

ゲインを小に変更する場合は、先に述べたゲイン変更用
のキャパシタを並列に接続する場合の逆の動作を行うこ
とにより実現できる。すなわち、通常は、ゲイン変更用
のキャパシタを並列に接続しておき、点検時に、このキ
ャパシタを切離すようにすることが実現できる。
When changing the gain to a small value, it can be realized by performing the reverse operation of connecting the gain changing capacitors in parallel as described above. That is, normally, a capacitor for changing the gain can be connected in parallel, and this capacitor can be disconnected at the time of inspection.

第9図において、(a)は点検入力切換指令信号である
。(b)はゲイン切換信号、(C)は点検入力信号、(
d)はフィルタ出力信号である。
In FIG. 9, (a) is an inspection input switching command signal. (b) is the gain switching signal, (C) is the inspection input signal, (
d) is the filter output signal.

ここで、ゲイン切換え信号により、フィルタのゲインを
1/2倍していることがわかる。(e)はリレー出力で
ある。このリレー出力は不足電圧要素である。このよう
に、フィルタ及び演算処理部が正常であれば、″動作″
′となる。
Here, it can be seen that the gain of the filter is multiplied by 1/2 by the gain switching signal. (e) is a relay output. This relay output is an undervoltage element. In this way, if the filter and arithmetic processing unit are normal, "operation"
'.

以上述べた点・検力法を周期TNごと、CPUの管理で
行うことにより、フィルタを含めた。リレーの自動点検
を容易に行うことができる。
A filter was included by performing the above-described point/power verification method for each period TN under the control of the CPU. Automatic inspection of relays can be easily performed.

また、本発明で適用できるフィルタとしては。Further, as filters that can be applied in the present invention.

バンドパス、ローパスフィルタのみならず、バイパス、
ノツチフィルタ等についても容易に実現できることは言
うまでもない。
Not only bandpass and lowpass filters, but also bypass,
It goes without saying that a notch filter or the like can also be easily realized.

(発明の効果〕 本発明によれば、 (1)入力フィルタのゲインを変更し、このデータに対
しての、保護リレーの異常検出が容易できるので、保護
リレーの信頼性を向上できる効果がある。
(Effects of the Invention) According to the present invention: (1) Since the gain of the input filter is changed and the abnormality of the protection relay can be easily detected based on this data, the reliability of the protection relay can be improved. .

(2)点検用に設けていた入力フィルタ及び点検入力回
路をなくすことができ、回路の小形化、低コスト化、高
信頼度化できる効果がある。
(2) It is possible to eliminate the input filter and inspection input circuit provided for inspection, which has the effect of making the circuit more compact, lower in cost, and more reliable.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例のブロック構成図、第2図は
スイッチとキャパシタ等価抵抗の構成図、第3図はスイ
ッチとキャパシタフィルタの回路構成図、第4図はスイ
ッチとキャパシタフィルタのクロック波形側図、第5図
は本発明のスイッチとキャパシタフィルタの回路構成図
、第6図は本発明の動作を示すフロー図、第7図はスイ
ッチとキャパシタフィルターのゲイン−周波数特性図、
第8図は本発明の動作を示す各部の波形例(OC要素)
を示す図、第9図は本発明の動作を示す各部の波形例(
UV要素)を示す図である。 1.2・・・スイッチとキャパシタスイッチ、3,4・
・・サンプルホールド回路、5・・・マルチプレクサ。 6・・・アナログ/デジタル変換器、7・・・整流部、
8・・・入出力部、9・・・マイクロプロセッサ、10
・・・ランダムアクセスメモリ、11・・・リードオン
リーメモリ、12・・・ゲイン制御部。 ノ 第1図 第2図 第6図 第7因 (し)1\゛シト1\°ス々ルク
Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a block diagram of a switch and capacitor equivalent resistance, Fig. 3 is a circuit diagram of a switch and capacitor filter, and Fig. 4 is a diagram of a switch and capacitor filter. A clock waveform side diagram, FIG. 5 is a circuit configuration diagram of the switch and capacitor filter of the present invention, FIG. 6 is a flow diagram showing the operation of the present invention, and FIG. 7 is a gain-frequency characteristic diagram of the switch and capacitor filter.
Figure 8 is an example of waveforms of each part (OC element) showing the operation of the present invention.
Figure 9 shows waveform examples of various parts showing the operation of the present invention (
FIG. 1.2...Switch and capacitor switch, 3,4.
...Sample hold circuit, 5...Multiplexer. 6... Analog/digital converter, 7... Rectifier,
8... Input/output unit, 9... Microprocessor, 10
. . . Random access memory, 11 . . . Read only memory, 12 . . . Gain control unit. Figure 1 Figure 2 Figure 6 Figure 7

Claims (1)

【特許請求の範囲】[Claims] 1、所定周波数のクロック信号により駆動されるアナロ
グスイッチ及びコンデンサからなる複数のスイッチ・ト
キヤパシタ回路を当該フィルタ回路の抵抗要素として用
いたスイツチト・キャパシタフィルタを、電力系統から
の入力信号のフィルタリング用とし、該フィルタの出力
信号をディジタル量に変換したデータに対して、演算ア
ルゴリズムに従つた処理を施すディジタル演算処理装置
において、該フィルタのゲインを変更し、事故検出演算
を施し、該フィルタの出力電圧の大きさが予定値以内に
あることを検出する点検手段を備えたことを特徴とする
ディジタル演算処理装置。
1. A switched capacitor filter using a plurality of switched capacitor circuits each consisting of an analog switch and a capacitor driven by a clock signal of a predetermined frequency as a resistance element of the filter circuit is used for filtering an input signal from an electric power system, A digital processing unit that processes data obtained by converting the output signal of the filter into a digital quantity according to a calculation algorithm changes the gain of the filter, performs an accident detection calculation, and changes the output voltage of the filter. A digital arithmetic processing device characterized in that it is equipped with an inspection means for detecting that the size is within a predetermined value.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012177591A (en) * 2011-02-25 2012-09-13 Seiko Epson Corp Detection circuit, physical quantity detection device, angular velocity detection device, integrated circuit device and electronic equipment
US9046366B2 (en) 2011-02-25 2015-06-02 Seiko Epson Corporation Signal processing circuit, physical quantity detection apparatus, angular velocity detection apparatus, integrated circuit device, and electronic instrument

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