JPH01150942A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に関し、特に開発期間中ない
し終了後の処理装置に対する論理動作の試験シミュレー
ションを行うデータ処理装置に関するものである。

［従来の技術〕 従来より、データ処理装置の論理動作の試験を。

シミュレーションモデルを用いてデータ処理装置により
行う方法が知られている（例えば、特開昭５９−１４８
９１号公報参照）。しかし、論理シミュレーションを用
いる従来の方法では、試験データに装置の命令を用いよ
うとすると、装置の全論理ユニットをシミュレーション
システムにかける必要がある。つまり、一部の論理ユニ
ットのみをシステムにかけることはできなかった。

ところで、近年、データ処理装置の構造は、ＶＬＳＩ技
術の進歩に伴って益々微細化、複雑化が進み、かつ論理
規模も増大している。それとともに、データ処理装置の
開発期間の短縮が強く要望されているため、シミュレー
ションを早期に開始する必要がある。この場合には、装
置を構成している各論理ユニットの設計進歩状況が同じ
でなくなる可能性が大であるため、シミュレーション開
始時に、必要な全論理ユニットが揃っていないことがあ
り得る。その結果、従来の方法により、装置の命令を用
いたシミュレーションは不可能となる。

このような事態を避けるため、限られた論理ユニット構
成のみで実施できる命令を用いてシミュレーションを試
行しているが、命令実行処理は処理装置の各論理に関係
しているので、試験範囲が極めて小さいものだけ可能と
なる。

しかし、これでは、実用的な価値が小さい。

装置開発の早期段階から、可能な限り広範囲な論理動作
を試験することが望ましく、かつ実用価値を大きくする
ためにも必要不可欠である。

この方向に沿った解決手段を考えると、次の２つの方式
がある。その１つは、実装しであるだけの論理構成で、
可能な限り広範囲な試験ができるように「試験プログラ
ムを変形するＪ方式であり、他の１つは、不十分な論理
構成であっても十分な試験が可能なように「試験範囲を
拡大できるようなアーキテクチャを採用する」方式であ
る。

〔発明が解決しようとする問題点〕

上述の試験プログラム変形方式は、ソフトウェアと他の
処理装置によりプログラム変形処理を行うことが可能で
あって、具体的には（イ）試験不可能な命令を他の命令
により置き換える処理、および（ロ）試験不可能な命令
を無効化してしまう処理、等をそれぞれ行っている。

上記（イ）（ロ）等の処理により、この方式は簡単に実
現できるが、次のような問題が生じる。すなわち、（ａ
）命令の置き換えが不可能な場合があるため、その分だ
け検証範囲が狭くなること、（ｂ）プログラムはあるル
ーチンやサブルーチンの命令列から構成されるが、その
命令列のうちの一部の試験不可能な命令を無効化するこ
とにより、試験命令列の意味が変化してしまうこと、（
ｃ）命令処理の後処理を行う論理が未実装の場合には、
その命令が他の命令処理に悪影響を及ぼすこと、等であ
る。

従って、試験検証範囲は、それほど大きくはならない。

結局、未完成の論理構成によって、広範囲の試験を行う
ためには、上述の試験プログラム変形方式ではなく、ハ
ードウェアを含めたアーキテクチャの採用が必要となる
。

本発明の目的は、このような問題を解決し、処理装置に
論理検証を行えるハードウェア等の機能を付加して、広
範囲の論理試験を早期に実現できるようにし、かつそれ
により処理装置の開発も推進させることができるデータ
処理装置を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明のデータ処理装置は、
主記憶装置から命令を読み出して、該命令を解読し、演
算処理資源の論理ユニットで上記命令を実行して、実行
の結果を検証するための論理検証用データ処理装置にお
いて、被検証処理装置に実装されている論理構成を記憶
する第１の記憶手段と、該第１の記憶手段から情報を読
み出して、被検証処理装置の命令を他の命令の組合わせ
に変換する指示を出す命令解読手段と、検証のための論
理回路の処理手順を記憶し、処理方法を決定するための
第２の記憶手段と、被検証処理装置の演算処理資源から
の複数の出力信号線を上記論理回路の複数の入力線に接
続するプログラマブル・スイッチングネットワークと、
入力信号の組合わせが示す意味をトリガとして、複数の
入力線上の信号と上記第２の記憶手段により指定さ九た
処理方法に従って処理を行い、処理の結果生成された信
号値を、複数の出力信号線に送出する論理回路と、該論
理回路で処理不可能な状態が発生したとき、該状態を記
憶してコンソールに報告する手段とを有することに特徴
がある。

〔作　　用〕

本発明のデータ処理装置は、（イ）実装される論理構成
を記憶する第１の記憶部と、（ロ）その第１の記憶部か
ら検証すべき論理構成の情報を読み出し、それに従って
命令を他の処理に置換するための命令解読部と、（ハ）
置換された命令により処理された結果が、期待された結
果と一致するか否かを判定する論理回路と、（ニ）置換
された命令により処理を行う命令処理部（リソース）と
、（ホ）その命令処理部で処理された出力、つまり論理
回路への複数の入力信号線を論理回路に接続するための
プログラマブル・スイッチングネットワークと、（へ）
論理結果を示す複数の出力線をプログラマブル・スイッ
チングネットワークを介して複数の出力信号線に接続す
る論理回路内の論理部と、（ト）単数または複数の入力
信号線が示す意味をトリガとして、複数の入力線上の信
号と第２の記憶部からの情報により規定された処理方法
に従って生成された信号値を、複数の出力信号線に送出
する制御手段と、（チ）論理回路に対して処理装置の他
のリソースより送出される短周期作動のクロック系と、
（す）論理回路で処理不可能な状況が発生したとき、こ
れを記憶してオペレータに報告する論理回路内の論理部
とを有している。

これにより、ある命令が処理装置の命令解読部でデコー
ドされると、その命令が実装されている論理構成で実行
可能であると判定された場合には。

デコードされた情報に従って処理装置内の各リソースを
起動する。一方、命令が実行不可能な場合には、第３の
記憶部より命令処理動作を他の命令処理で置換するため
の情報を読み出し、置換された命令に従って、処理装置
内の各リソースを起動する。この場合には、１つのター
ゲットとなる命令が、複数の命令に展開されることがあ
る。また。

ターゲットとなる命令を他の実行可能な命令で表現でき
ない場合には、比較照合のための論理回路を起動する。

論理回路は、（ａ）処理装置のある決められた信号を複
数の入力信号として受は取り、これらの信号をプログラ
マブル・スイッチングネットワークを介して論理回路に
入力する。（ｂ）論理回路は第１および第２の記憶部を
具備し、そのうちの第１の記憶部には試験対象の論理構
成を格納し、第２の記憶部には論理回路の処理動作を規
定する情報を格納する。処理動作の規定方法は、次の形
で行われる。すなわち、複数の入力信号を入力データと
見て、入力データが予め決められた値になった時、「事
象が発生した」と呼び、この事象発生を処理のトリガに
する。処理は、その論理回路の複数の出力信号を出力デ
ータと見なし、出力データに決められたタイミングで指
定した値を送出する形式で行う。（ｃ）これらの出力信
号を、プログラマブル・スイッチングネットワークを介
して処理装置の内部信号線上に送出する。

このように、論理回路は、一種の演算器、および主記憶
制御回路の代用的役割を果す。このため。

実装されている論理構成では実行できない命令であって
も、命令の部分的処理を論理回路で代行し。

これを実行させている。処理装置の論理構成が変化した
場合には、スイッチング・ネットワークの接続関係を変
更し、同時に論理回路内の処理動作規定部を書換えるこ
とにより、新たに構成された処理装置に命令処理動作を
適合させることができる。

このような処理を行うことにより、試験範囲を大幅に拡
大させることが可能である。その反面、この論理回路の
機能は一般的なものであるため、論理回路とスイッチン
グ・ネットワークに与える指示に誤りがあるときには、
処理装置が暴走することがある。これを防止するために
、論理回路の処理動作が未完了であるにもかかわらず、
次の事象が発生した場合、これを検出してコンソールデ
イスプレィに表示するための信号を送出する。コンソー
ル側では、この信号を検出して処理装置のクロックを停
止し、異常な状態を保存することが可能である。なお、
クロックの停止に関する技術としては、例えば特開昭６
０−２２０４３５号公報に記載されたクロックストップ
制御回路がある。

また、論理回路は、処理装置の未実装論理の代りをする
他に、処理装置内である事象が発生したことをトリガと
して、任意の信号の値を記憶することも可能である。こ
の場合には、論理回路は常時起動しており、かつ論理回
路内の記憶回路が用いられる。処理装置には、パッケー
ジ単位にトレーサが搭載され、トレーサにより処理装置
内の特定の信号値を保存する。なお、論理回路の機能は
、このトレーサの機能を拡張したものとみなすことがで
きる。

さらに、論理回路は、複数の入力信号の組合わせにより
示される処理装置内の事象を検出し、処理装置内の任意
の信号値を指定した時間に変化させることが可能である
ため、論理不良の場合の対策としての処理を行うことも
できる。

なお、論理回路の処理を規定する複数の記憶部と、処理
動作を行う部分とを、並列的に作動できるようにすれば
、以上述べた複数の機能を同時に行わせることが可能で
ある。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明する
。

第１図は、本発明の一実施例を示すデータ処理装置の概
略ブロック図である。

第１図において、１はオペレータにより操作入力が可能
なコンソール、２はプログラムの命令列が格納されてい
る主記憶装置、３は実装されている論理構成のみで命令
が実行できるか否かを解読するためのデータ処理装置の
命令解読部、４は主記憶から読み出された命令を実行す
るためのデータ処理装置の命令処理部（以下、リソース
）、５はプログラマブル・スイッチングネットワーク、
６は検証すべき論理構成を格納する第１の記憶部、７は
命令解読部３に与える命令置換データを格納する第３の
記憶部、１２は論理回路の処理方法を規定する情報を格
納する第２の記憶部である。なお、ここでは第１．第２
および第３の記憶部がそれぞれ別個に設けられているが
、主記憶装置２の特別な領域を利用して第１．第２およ
び第３の記憶領域としても、勿論差し支えない。

データ処理装置の処理開始に先立ち、コンソール１より
パス５０を介してデータ処理装置の構成情報、すなわち
開発中の処理装置の論理構成を第１の記憶部６に書き込
む。次に、同じくパス５０を介してスイッチングネット
ワークの接続情報も第１の記憶部６に書き込む。命令解
読部３に与えるための命令置換データが格納される第３
の記憶部７は、図面を簡約するために２面で示されてい
る。命令置換データは、最初、主記憶装置２に格納され
ているものとする。コンソール１からこれらの命令置換
データの記憶部７への格納指示を出すと、パス５１を介
してアドレス生成回路８に起動指示が出されることによ
り、パス５２を介して主記憶参照リクエストと、パス５
３を介して読み出しアドレスが送出される。なお、パス
５３には、アドレスの他に、シンク情報も送出される。

主記憶装置２から読み出されたデータは、パス５４、ス
イッチング回路９を介して第３の記憶部７に書き込まれ
る。パス５４上には、読み出しデータの他に、シンク情
報も送出されるものとする。

第３の記憶部７は、処理装置のリソース４の状況に応じ
て、いずれの面の情報を選択するかが決められている０
選択のための情報は、処理装置が起動される前に第１の
記憶部６に書き込まれており、主記憶読み出し時に、パ
ス５５および５６を介してそれぞれスイッチング回路９
とセレクタ１０に送出される。この選択情報は、処理装
置が作動中に変更されることはない。

次に、データ処理装置が起動され、命令処理動作が可能
になると、主記憶装置２から命令が読み出されて、パス
５７を介して命令解読部３に送られる。命令解読部３に
は、パス５８を介して第１の記憶部６から処理装置のリ
ソース状態の情報が送出されている。命令解読部３にお
いて、現在は処理できない命令が検出されると、命令解
読部３からパス５９を介して第３の記憶部７に、内容を
読み出すためのアドレスが送出される。記憶部７から読
み出された命令置換データは、セレクタ１０を介して命
令解読部３に送出される。この命令置換データ（命令）
がリソース４で実行可能な場合には、命令解読部３から
パス６０を介してリソース４に対し起動および動作指示
信号が送出される。

命令置換データがリソース４で実行不可能である場合に
は、命令解読部３からパス６１を介して論理回路１１に
対して起動信号を送出される。命令解読部３で命令が起
動され、次命令の処理が可能となった場合、または命令
置換データの処理が完了した場合には、命令解読部３か
らパス６２を介して主記憶装置２に対して次命令のアド
レスが送出される。

論理回路１１の処理を規定する情報を格納する第２の記
憶部１２に対して、主記憶装置２からパス５４を介して
情報の書き込みが行われる。

主記憶装置２の内容を読み出す場合、リクエスト信号お
よびアドレスデータは全てアドレス生成回路８で生成さ
れる。また、論理回路１１から第２の記憶部２へのアク
セスは、並列的にパス６３を介して行われる。

処理装置のリソース４内の複数個の信号は、パス６４を
介してスイッチング・ネットワーク５に接続されている
。なお、ここでは、図面の簡約化のために、パス６４を
４本の信号線で表わしている。また、リソース４内の種
々の信号線をサンプリングしている意味を表わすため、
リソース４内の種々の位置に小丸印を設けて、この丸印
からパス６４が出力しているように表示した。パス６５
についても、全く同じように記載している。パス６４の
各信号線上の信号値は、各々第１の記憶部６に格納され
ている接続情報に従って合成され、論理回路１１の入力
となる。論理回路１１の出力は、スイッチングネットワ
ーク５によりリソース４内の信号線に対応する信号に変
換され、パス６５上に送出される。

第１図におけるパス６６は、リソース４から主記憶装置
２に対するアドレス送出線であり、パス６７はストアデ
ータ送出線であり、パス６８は主記憶装置２からリソー
ス４に対するデータ送出線である。パス６９は、論理回
路１１でデータの処理が未完了の時に、次の処理要求が
衝突したりして、正常な処理が期待できない場合に、異
常事象が発生したことを、論理回路１１からコンソール
１に報告するための信号線である。

第２図（ａ）（ｂ）は、それぞれ第１図におけるアドレ
ス生成回路および第１．第２の記憶部の詳細ブロック図
である。

第２図（ａ）において、パス５１を介してコンソール１
からアドレス生成回路８内のレジスタ１００〜１０３に
値がセットされる。第１図における第３の記憶部７と第
２の記憶部１２にデータを送出するため、これらの記憶
部７，１２を装置アドレスにより識別しており、またそ
れらの記憶部７゜１２の各領域もアドレス付けして識別
している。

第２図（ａ）において、レジスタ１０２は、上記第２お
よび第３の記憶部１２，７に書き込むべきアドレスの基
底値をセットしている。レジスタ１０３は、上記アドレ
ス基底値に加算される増分値を保持する。これらの２種
類の記憶部７，１２にセットするデータは主記憶装置２
に格納されており、これらも連続的なアドレス付けが行
われている。また、レジスタ１００，１０１は主記憶装
置２に格納されているこれらのデータを指示するための
ものであって、前者が基底値を保持し、後者が増分値を
保持する。レジスタ１０４は、生成するアドレス列の個
数を保持するものである。

いま、このアドレス生成回路８に起動がかけられると、
レジスタ１００，１０２上のアドレスデータはそれぞれ
パス５３ａ、５３ｂ上に送出される。これらのパス５３
ａ、５３ｂは、第１図のパス５３に該当するもので、そ
れぞれ主記憶装置２に対するアドレス、およびシンクデ
ータとなる。

アドレス生成回路８が起動されると、パス１５０上には
、処理装置のクロック信号に同期して生成される１マシ
ンサイクル幅のパルス信号（バリッド信号）が送出され
てくる。この信号は、ＡＮＤ回路１０５を経由してレジ
スタ１００，１０２のセット信号となる。このセット信
号が１′のときには、加算器１０６，１０７で処理され
た基底値と増分値がそれぞれレジスタ１００．１０２に
セットされる。レジスタ１００上の値は、比較回路１０
８でレジスタ１０４上の値と比較され、両者が一致した
とき１１′が出力される。この信号は、インバータ１１
０で逆転されてＡＮＤ回路１０５の入力となる。従って
、所定のアドレスが生成された後は、パス５２上の信号
はＩ　Ｏ＋　となるため、レジスタ１００，１０２への
アドレス加算結果のセットは抑止されるとともに、パス
５２上の信号値も０′のままの状態となる。パス５２は
、第１図の主記憶装置２に接続されている。アドレス生
成回路８が再起動された時、パス１５０へのバリッド信
号の送出が中断された後、コンソール１からパス５１を
介してレジスタ１００〜１０３に値がセットされる。

第２図（ｂ）において、破線で囲まれた部分が第２の記
憶部１２に該当し、それ以外の部分が第３の記憶部７に
該当する。第２図（ｂ）において、主記憶装置２から書
き込み指示信号がパス５４ｃ上に、また書き込みアドレ
スがパス５４ｂ上に、書き込みデータがパス５４ａ上に
、それぞれ送出されてくる。各信号線上の信号値は、５
個のレジスタ１３０〜１３４に格納される。第２．第３
の記憶部１２，７には、共通のアドレス付けがなされて
おり、両者は上位アドレスにより識別される。

レジスタ１３１上に格納されたアドレスの上位ビットは
ＡＮＤ回路１３５でパス１５０上の書き込み指示信号と
論理積がとられ、ＲＡＭ１３６のライト・イネーブル信
号（Ｗ　Ｅ　）となる。同じく、レジスタ１３３上の上
位アドレスビットは、インバータ１３７を介してＡＮＤ
回路１３８でパス１５０上の指示信号と論理積がとられ
、ＲＡＭ１３９のライト・イネーブル信号（Ｗ　Ｅ　）
となる。レジスタ１３２，１３４上のデータは、パス１
５１゜１５２を経由してＲＡＭ１３６，１３９のデータ
端子に接続される。ＲＡＭ１３６，１３９から読み出さ
れたデータは、それぞれレジスタ１４０゜１４１に格納
された後、パス１５４，１５５上に送出されて、それぞ
れ第１図の命令解読部３、および論理回路１１に送出さ
れる。

第３図は、第１図における命令解読部および第３の記憶
部のブロック図である。破線で囲まれている部分が命令
解読部３であり、それ以外の部分が第３の記憶部７であ
る。

第３図において、主記憶装置２から読み出された命令が
、パス５７を介して送られ、レジスタ２００に一旦格納
される。命令は、オペレーションコード部分とその他の
部分で構成されており、このうちオペコード部分のみを
比較回路２０１によりパス５８上のデータと比較し、一
致がとれた場合には、信号値１１′をパス２５０上に送
出する。

ここでは、一致がとれた場合を、処理装置で命令が実行
できない場合とする。第３図におけるパス２５０．２５
１は、第１図におけるパス５９に該当する。

一方、レジスタ２００に格納されている命令のオペコー
ドは、エンコーダ２０２で記憶部７のアドレスに変換さ
れる。このエンコーダ２０２の出力は、セレクタ２０３
を介して加算器２０４でレジスタ２０９の内容と加算さ
れた後、レジスタ２ｏ５に格納される。パス２５０上の
信号は、前述のように１′のとき命令置換データの要求
信号であり、０′のとき命令置換データネ要信号である
。これらの信号は、パス２５０からデイレイのためのラ
ッチ２０６．インバータ２０７を介して一１マシンサイ
クル遅れてＡＮＤ回路２０８に入力される。このＡＮＤ
回路２０８により、１マシンサイクルだけ１′となる信
号がパス２５２上に送出される。

命令がレジスタ２００に格納された後、パス２５２上の
信号により、この信号が１１１である期間、つまり１マ
シンサイクル間はセレクタ２０３カハス２５３側を選択
する。レジスタ２０９には。

記憶部７を参照するための増分値が格納されている。こ
の増分値は、加算器２０４で加算された後、エンコーダ
２０２で生成された置換命令の次のアドレスを生成する
にのアドレスは、レジスタ２０５に一旦スタックされた
後、パス２５１上に送出される。

これによって、第３の記憶部７から次のアドレスの置換
命令が読み出される。記憶部７から読み出された置換命
令は、パス２５４上に送出されて、セレクタ２１０がパ
ス２５４を選択しているとき、セレクタ２１０を介して
レジスタ２１２に格納される。

一方、レジスタ２００上に格納されている命令が、現状
の処理装置の論理構成により実行可能な場合には、パス
２５０上の信号値は１０′となっている。このとき、セ
レクタ２１０はパス２５５側を選択する。レジスタ２１
１は、パス２５４側の命令読み出しのタイミング合わせ
のために設けられたレジスタである。すなわち、レジス
タ２゜Ｏ上の命令は、現状の処理装置の論理構成で実行
できる場合には、読み出されて同期用のレジスタ２１１
に一旦格納された後、セレクタ２１０を経由してレジス
タ２１２に格納され、デコーダ２１３により解読される
。デコーダ２１３によって命令が解読されると、リソー
ス４に起動と指示の信号がパス６０を介して送出される
。命令起動が行われた後、パス６２上に、次の命令の読
み出し要求が送出され、この要求は主記憶装置２に送ら
れる。

レジスタ２００上の命令が現状の論理構成の処理装置で
は実行不可能な場合には、パス２５０上の信号値は１１
′となるため、セレクタ２１０はパス２５４側を選択す
る。この場合には、記憶部７からの変換された命令がパ
ス２５４上に送出され、前述のようにセレクタ２１０を
経由してレジスタ２１２に格納される。レジスタ２１２
に格納された命令は、デコーダ２１３により解読され、
処理装置のリソース４で実行可能な場合には、パス６０
上に起動と指示信号が送出される。リソース４で実行不
可能な場合には、パス６１上に起動および指示信号が送
出されて、論理回路１１に送られる。レジスタ２１２上
の命令が、置換命令群の終了を意味する場合には、パス
６０．６１上には何も送出されずに、パス６２上に命令
読み出し要求が送出される。パス６２の要求は主記憶装
置２に送られて、次の命令が読み出される。また、パス
６２上の信号により、セレクタ２１０はパス２５５側を
選択するようにリセットされる。

第４図は、第１図における論理回路および第２の記憶部
の詳細ブロック図である。

論理回路１１は同一のものが複数個存在するので、第４
図ではそのうちの１面のみを示している。

また、第２の記憶部１２の詳細は、第２図（ｂ）で既に
説明したので、ここでは簡約化して、論理回路１１との
接続関係のみを示している。論理回路１１は、同時に複
数の処理動作を行うので、これに接続される第２の記憶
部１２は、同時に複数の番地のデータを読み出すことが
可能な構成になっていることが必要である。第２図（ｂ
）では、書き込み動作の説明のために、記憶素子１３９
はインタリーブ数が１となっている。しかし、第４図で
は、論理回路１１の数に対応して、インタリーブ数３と
なっている。

第４図において、第２の記憶部１２の記憶素子１３９（
以下、レジスタ１３９と記す）には、論理回路１１の動
作指示情報が格納されているものとする。ここでは、レ
ジスタ１３９ａにタイミングに関する情報、レジスタ１
３９ｂに出力信号生成情報、レジスタ１３９ｃにトレー
サ機能作動情報が、それぞれ格納されているものとする
。

処理装置のリソース４からパス６４を介しリソース４内
の種々の情報が送られてきて、スイッチング回路５ａに
入力される。スイッチング回路５ａの接続情報は、パス
７０を介して第１の記憶部６から送られてくる。スイッ
チング回路５ａの出力は、エンコーダ３００に入力され
て、レジスタ１３９上の処理情報と比較できる形式に変
換される。比較回路３０１において、レジスタ１３９ｂ
の内容とエンコーダ３００の出力とを比較することによ
り、両者が一致すれば、パス６４上の複数の信号に、レ
ジスタ１３９ｂにより示される事象が発生したことを検
出する。検出情報は、レジスタ３０２に一旦保持された
後、パス３５２を介して論理ゲート回路３０３に送られ
るとともに、ＡＮＤ回路３０７にも送出される。論理ゲ
ート回路３０３では、レジスタ１３９ｂから送られたパ
ス６３上の出力信号生成情報により、パス３５３上の入
力信号（パス６４を介して送られてきたリソース内の情
報）を処理し、処理結果をパス３５４上に出力する。

レジスタ１３９ａ上には、パス３５４上の信号値をラッ
チするタイミング情報が格納されている。

この情報は、エンコーダ３０４によりコード化され、そ
のコード化信号はセレクタ３０５を動作させてパス３５
５上の信号を選択させる。パス３５５上の信号は、処理
装置のクロック周期をＸとすると、ｍ−ｘ／ｎクロック
の位相差を持つクロック信号である。ここでは、ｍ≦ｎ
であり、ｍ、　ｎともに自然数である。セレクタ３０５
の出力は、複数個のレジスタ３０６のセット信号となる
。レジスタ３０６の出力は、スイッチング回路５ｂに入
力する。スイッチング回路５ｂのパス接続指示信号は、
第１の記憶部６からパス７１上に送出されており、論理
回路１１が作動する以前から接続は完了している。この
スイッチング回路５ｂの出力は、パス６５上に送出され
て、処理装置のリソース４内の信号線に接続される。

論理ゲート回路３０３の処理が２マシンサイクル以上に
及ぶときには、パス３５０上に論理回路１１のビジー状
態を意味する信号′１′が送出される。パス３５０上の
信号値が′１′のとき、つまりビジー状態のとき、論理
ゲート回路３０３で処理中の事象と同じ事象が比較回路
３０１において検出されると、ＡＮＤ回路３０７で論理
積がとられて出力が′１′となって、論理回路１１の処
理が不正な結果を引き起したことを表示する。この不正
表示信号は、複数の論理回路１１についてＯＲ回路３０
８でまとめられ、パス６９上に出力される。

第５図は、第４図における論理ゲート回路の詳細ブロッ
ク図である。

第５図において、パス６３上の出力信号生成情報は、デ
コーダ４００により解読される。解読された情報は、パ
ス４５０を介してＡＮＤ回路のアレイ部４０１（破線内
の部分）に入力される。パス４５０は複数本の信号線か
らなり、その信号線の数はアレイ部４０１内のＡＮＤ回
路の数だけ存在する。第５図では、簡略化のために複数
本の信号線を１本で示している。また、アレイ部４０１
の構成も３×３の配列となっているが、実際にはｎ×用
の配列である（ｎ、ｍは正の整数）。なお、パス４５０
の構成信号数が膨大な数に増加するおそれがある場合に
は、配列内の特定領域、例えば帯状の行列状にＡＮＤ回
路を配置することも可能である。この場合には、入出力
信号の対応および処理に制約が課せられる。

アレイ部４０１の第１列目に配列された複数個のＡＮＤ
回路の各出力は、パス４５１を経由してＯＲ回路４０２
に入力される。同じく、他の列に属するＡＮＤ回路の出
力も、パス４５２，４５３を経由してそれぞれＯＲ回路
４０３，４０４に入力される。ＯＲ回路４０２〜４０４
の出力は、いずれもレジスタ４０５に格納されるととも
に、エンコーダ４０６に入力される。レジスタ４０５に
セットされるタイミングは、パス３５２上のセット信号
である。このセット信号が供給されるパス３５２のソー
スは、第４図に示す比較回路３０１の出力である。レジ
スタ４０５の出力は、パス３５４ａ上に送出される。一
方、エンコーダ４０６は、ＯＲ回路４０２〜４０４の出
力パス４５４上の信号値をコード化してパス３５４上に
送出したい場合のために備えられている。すなわち、Ｏ
Ｒ回路４０２〜４０４の出力をエンコーダ４０６でコー
ド化して、レジスタ４０７に一旦格納した後、パス３５
４ｂ上に送出する。レジスタ４０８は、レジスタ４０７
のセットタイミングを遅らせるために設けられている。

従って、エンコーダ４０６の処理速度が早く、パス３５
２上のセット信号で十分にパス４５５上の信号を受は取
ることができる時間的余裕があれば、レジスタ４０８は
不要となる。このように、パス３５４は、複数の使用法
があるため、ｉ字ａ、ｂを付して区別している。

フリップフロップ４０９は、この論理ゲート回路３０３
の処理が複数マシンサイクルを要する場・合、リセット
のタイミングを処理の完了に同期させることにより、処
理ビジータイム信号をパス３５０上に送出する。第５図
では、パス４５４上の信号値のエンコード処理が複数マ
シンサイクルを要するので、フリップフロップ４０９の
リセットタイミングは、レジスタ４０７のセットタイミ
ングと同期させている。もし、パス４５４上の信号値の
エンコード処理がない場合には、フリップフロッゾ４０
９の出力は常にｔ　Ｏ＋　にしてよい。

論理ゲート回路３０３の動作が、入力信号の記憶処理の
みの場合には、次のように動作する。

ＡＮＤアレイ部４０１は、パス３５３上の信号値を変形
することなく、パス４５４上に出力する。

これらの出力信号はエンコーダ４０６によりコード化さ
れ、パス４５５を介して記憶素子４１０のデータ入力端
子りに入力される。一方、パス６３上に送られてくる記
憶素子４１０の書込み増分アドレスは、デコーダ４００
を介してレジスタ４１１にセットされる。レジスタ４１
１上の値とレジスタ４１２上の値は加π器４１３で加算
され、加算結果はパス３５２上のセット信号が′１′と
なる時点でレジスタ４１２に格納される。すなわち、目
的とする事象が発生したときに、アドレスが更新される
ことになる。パス３５１上の信号は書込み許可信号であ
って、第５図の論理ゲート回路３３が作動する以前に確
定している。

第５図における破線４１５で囲まれた部分、つまりＡＮ
Ｄ７Ｌ／イ部４０１とＯＲ回路４０２〜４０４は、第１
図に示すスイッチング回路５、つまり第４図のスイッチ
ング回路５ａ、５ｂに相当するものである。

このように、本実施例においては、全輪理ユニットが実
装されていない処理装置であっても、実行できない命令
を実行できる命令に置き換えること、または論理ユニッ
ト間の信号値を直接編集する機能を持つ論理回路を起動
し、この論理回路により処理装置内の論理ユニットの信
号の組合わせが示す値が予め定められた値と一致したと
き、予め定められている値を論理ユニット内の複数の信
号線に送出すること、等により、実行可能な命令を拡大
さすることかできる。これによって、処理装置の開発の
際に、早期に論理検証を開始することができる。

また、装置内の信号上の値をチエツクし、規定された現
象が発生したときに、処理装置内の状態を記憶したり、
特定の信号値をｉ集できるので、論理不良原因の追跡、
不良動作の補正を行うことができる。

〔発明の効果〕

以上説明したように、本発明によれば、処理装置に全輪
理ユニットが実装されていない場合でも、広範囲にわた
り論理検証を行うことができるので、処理装置を開発す
る場合に、早期に論理ユニットのシミュレーションを開
始することができるとともに、論理不良原因の追跡や不
良動作の補正を行うことが可能となり、処理装置の開発
を推進することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す処理装置の概略ブロッ
ク図、第２図は第１図におけるアドレス生成回路および
記憶部の詳細ブロック図、第３図は第１図における命令
解読部の詳細ブロック図、第４図は第１図における論理
回路の詳細ブロック図、第５図は第４図における論理ゲ
ート回路の詳細ブロック図である。 １：コンソール、２：主記憶装置、３：命令解読部、４
：命令処理部（リソース）、５ニスイツチング回路（ス
イッチングネットワーク）、６：第１の記憶部、７：第
３の記憶部、８ニアドレス生成部、９，１０，２０３，
２１０，３０５：セレクタ、１１：データ編集論理回路
、１２：第２の記憶部、１０６．１０７，２０４，４１
３：加算器、１０８゜２０１．３０１：比較回路、２０
８，３０７：ＡＮＤ回路、１３６，１３９，４１０：記
憶素子、２０２．３００，３０４．４０６：エンコーダ
。 ３０３：論理ゲート回路、２１３，４００：デコーダ、
４０１：ＡＮＤ回路アレイ部、４０９：フリップ’７０
ツブ１，３０８４０２〜４０４：ＯＲ回路。 第　　　２　　　図 （ａ） 第　　２　　　図 （ｂ）

Claims (1)

【特許請求の範囲】
1. １、主記憶装置から命令を読み出して、該命令を解読し
   、演算処理資源の論理ユニットで上記命令を実行して、
   実行の結果を検証するための論理検証用データ処理装置
   において、被検証処理装置に実装されている論理構成を
   記憶する第１の記憶手段と、該第１の記憶手段から情報
   を読み出して、被検証処理装置の命令を他の命令の組合
   わせに変換する指示を出す命令解読手段と、検証のため
   の論理回路の処理手順を記憶し、処理方法を決定するた
   めの第２の記憶手段と、被検証処理装置の演算処理資源
   からの複数の出力信号線を上記論理回路の複数の入力線
   に接続するプログラマブル・スイッチングネットワーク
   と、入力信号の組合わせが示す意味をトリガとして、複
   数の入力線上の信号と上記第２の記憶手段により指定さ
   れた処理方法に従って処理を行い、処理の結果生成され
   た信号値を、複数の出力信号線に送出する論理回路と、
   該論理回路で処理不可能な状態が発生したとき、該状態
   を記憶してコンソールに報告する手段とを有することを
   特徴とするデータ処理装置。