JPH01146420A - 単安定マルチバイブレータ - Google Patents
単安定マルチバイブレータInfo
- Publication number
- JPH01146420A JPH01146420A JP62306546A JP30654687A JPH01146420A JP H01146420 A JPH01146420 A JP H01146420A JP 62306546 A JP62306546 A JP 62306546A JP 30654687 A JP30654687 A JP 30654687A JP H01146420 A JPH01146420 A JP H01146420A
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- 238000012360 testing method Methods 0.000 claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 230000001960 triggered effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は単安定マルチバイブレータに関する。
［従来の技術］
単安定マルチバイブレータはトリガパルスによってトリ
ガされると所定のパルス幅のパルスを出力するものであ
り、一般的にそのパルス幅はＣＲ時定数回路の時定数に
よって決定される。市販のＩＣ化された単安定マルチバ
イブレータではＣＲ時定数回路は通常外付けされ、ＩＣ
には外部容量接続端子（ＣＥＸＴ）および外部抵抗接続
端子（ＲＥＸＴ）が設けられている（参考文献： ５ｃ
ｈｏｔｔｋｙａｎｄ Ｌｏｗ−Ｐｏｗｅｒ ５ｃｈｏｔ
ｔｋｙ Ｄａｔａ Ｂｏｏｋ ＩｎｃｌｕｄｉｎｇＤｇ
ｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｈａ
ｎｄｂｏｏｋ、 ５ｅｃｏｎｄＥｄｉｔｉｏｎ １９
７７年、 ＡＭ［ｌ、 ４−５１ページ）。
ガされると所定のパルス幅のパルスを出力するものであ
り、一般的にそのパルス幅はＣＲ時定数回路の時定数に
よって決定される。市販のＩＣ化された単安定マルチバ
イブレータではＣＲ時定数回路は通常外付けされ、ＩＣ
には外部容量接続端子（ＣＥＸＴ）および外部抵抗接続
端子（ＲＥＸＴ）が設けられている（参考文献： ５ｃ
ｈｏｔｔｋｙａｎｄ Ｌｏｗ−Ｐｏｗｅｒ ５ｃｈｏｔ
ｔｋｙ Ｄａｔａ Ｂｏｏｋ ＩｎｃｌｕｄｉｎｇＤｇ
ｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｈａ
ｎｄｂｏｏｋ、 ５ｅｃｏｎｄＥｄｉｔｉｏｎ １９
７７年、 ＡＭ［ｌ、 ４−５１ページ）。
第３図はこの種の単安定マルチバイブレータの従来例の
回路図、第４図はその回路動作を説明するためのタイミ
ングチャートである。
回路図、第４図はその回路動作を説明するためのタイミ
ングチャートである。
本従来例はオア／ノアゲート４および５で構成され、ト
リガパルス入力端子１．リセット端子３、出力端子１１
を有するフリップフロップ１２と、オープンコレクタ出
力のＴＴＬ （トランジスタ・トランジスタ・ロジック
）で構成されたプルダウン回路７と、外部接続端子８と
、外部接続端子８の電圧レベルを判定するための、シュ
ミットトリガ回路で構成された電圧判定回路ＩＯとを有
しており、外部接続端子８には外付の時定数回路９が接
続されている。プルダウン回路７はエミッタ入力のトラ
ンジスタＱ１．フェーズスプリッタトランジスタＱ２．
エミッタ接地トランジスタＱ４゜オープンコレクタトラ
ンジスタＱｓ、電源ＶＣＣとトランジスタＱ１のベース
との間に接続された抵抗Ｒ＋、電源ＶＣＣとトランジス
タＱ２のコレクタとの間に接続された抵抗Ｒ２，トラン
ジスタＱ。
リガパルス入力端子１．リセット端子３、出力端子１１
を有するフリップフロップ１２と、オープンコレクタ出
力のＴＴＬ （トランジスタ・トランジスタ・ロジック
）で構成されたプルダウン回路７と、外部接続端子８と
、外部接続端子８の電圧レベルを判定するための、シュ
ミットトリガ回路で構成された電圧判定回路ＩＯとを有
しており、外部接続端子８には外付の時定数回路９が接
続されている。プルダウン回路７はエミッタ入力のトラ
ンジスタＱ１．フェーズスプリッタトランジスタＱ２．
エミッタ接地トランジスタＱ４゜オープンコレクタトラ
ンジスタＱｓ、電源ＶＣＣとトランジスタＱ１のベース
との間に接続された抵抗Ｒ＋、電源ＶＣＣとトランジス
タＱ２のコレクタとの間に接続された抵抗Ｒ２，トラン
ジスタＱ。
のベースとグランドとの間に接続された抵抗Ｒ５および
電源ＶＣＣとトランジスタＱｓとの間に接続された抵抗
Ｒ６とから構成されている。また、時定数回路９は電源
ＶＣＣとグランドとの間に直列接続された抵抗Ｒ４，容
量Ｃ１とで構成され、それらの共通接続端が外部接続端
子８に接続されている。次に本従来例の回路動作を説明
する。
電源ＶＣＣとトランジスタＱｓとの間に接続された抵抗
Ｒ６とから構成されている。また、時定数回路９は電源
ＶＣＣとグランドとの間に直列接続された抵抗Ｒ４，容
量Ｃ１とで構成され、それらの共通接続端が外部接続端
子８に接続されている。次に本従来例の回路動作を説明
する。
まず、初期状態（時刻ｔ６以前）において、トリガパル
ス入力端子１．出力端子１１（フリップフロップ１１の
第１の出力）、リセット端子３はどれもローレベルであ
る。また、フリップフロップ１１の第２の出力（オア／
ノアゲート４の出力）はローレベルであるため、プルダ
ウン回路７において、電源ＶＣＣから抵抗Ｒ＋、ｌ’ラ
ンジスタＱ１のベース・エミッタ経路を介して電流が流
れて、トランジスタＱ２にベース電流が供給されないた
め、これがオフし、トランジスタＱｓがオンしており、
外部接続端子８の電圧はローレベルである。したがって
、時定数回路９中の電流Ｖｃｃ、抵抗Ｒ４および外部接
続端子８．トランジスタＱ５のコレクタ・エミッタ経路
を介して電流が流れ、コンデンサＣ１は充電されない。
ス入力端子１．出力端子１１（フリップフロップ１１の
第１の出力）、リセット端子３はどれもローレベルであ
る。また、フリップフロップ１１の第２の出力（オア／
ノアゲート４の出力）はローレベルであるため、プルダ
ウン回路７において、電源ＶＣＣから抵抗Ｒ＋、ｌ’ラ
ンジスタＱ１のベース・エミッタ経路を介して電流が流
れて、トランジスタＱ２にベース電流が供給されないた
め、これがオフし、トランジスタＱｓがオンしており、
外部接続端子８の電圧はローレベルである。したがって
、時定数回路９中の電流Ｖｃｃ、抵抗Ｒ４および外部接
続端子８．トランジスタＱ５のコレクタ・エミッタ経路
を介して電流が流れ、コンデンサＣ１は充電されない。
時刻ｔ６においてトリガパルス入力端子１にトリガパル
スが入力されてハイレベルとなると、これとほぼ同期し
て出力端子１１の出力レベルが反転してハイレベルとな
る。また、プルダウン回路７のトランジスタＱ１のエミ
ッタがハイレベルとなるため、電源ＶＣ，，抵抗Ｒ，，
トランジスタＱ１のベース・コレクタ経路を介してトラ
ンジスタＱ２にベース電流が供給され、これがオンし、
続いてトランジスタＱ４がオン、トランジスタＱ、がオ
フしてプルダウン回路７の出力端がハイインビーグンス
状態となる。すると、時定数回路９において電源ＶｃＣ
，抵抗Ｒ４を介してコンデンサＣ１の充電が開始され、
外部接続端子８の電圧レベルは抵抗Ｒ４の抵抗値（Ｒ）
とコンデンサＣ１の容量（Ｃ）とで決定される時定数に
したがって徐々に上昇する。時刻ｆ、ｔにおいて、外部
接続端子８の電圧が電圧判定回路ＩＯのハイレベル閾値
Ｖｔｈを越えると、この回路の出力がローレベルからハ
イレベルへ反転し、このハイレベル出力はフリップフロ
ップ１１のノアゲート５に入力されてこれをリセットし
、出力端子１１はローレベルとなる。出力端子１１の出
力パルス幅はＫＣＲ（Ｋはプルダウン回路７のローレベ
ル出力電圧、電源ＶＣＣの電圧。
スが入力されてハイレベルとなると、これとほぼ同期し
て出力端子１１の出力レベルが反転してハイレベルとな
る。また、プルダウン回路７のトランジスタＱ１のエミ
ッタがハイレベルとなるため、電源ＶＣ，，抵抗Ｒ，，
トランジスタＱ１のベース・コレクタ経路を介してトラ
ンジスタＱ２にベース電流が供給され、これがオンし、
続いてトランジスタＱ４がオン、トランジスタＱ、がオ
フしてプルダウン回路７の出力端がハイインビーグンス
状態となる。すると、時定数回路９において電源ＶｃＣ
，抵抗Ｒ４を介してコンデンサＣ１の充電が開始され、
外部接続端子８の電圧レベルは抵抗Ｒ４の抵抗値（Ｒ）
とコンデンサＣ１の容量（Ｃ）とで決定される時定数に
したがって徐々に上昇する。時刻ｆ、ｔにおいて、外部
接続端子８の電圧が電圧判定回路ＩＯのハイレベル閾値
Ｖｔｈを越えると、この回路の出力がローレベルからハ
イレベルへ反転し、このハイレベル出力はフリップフロ
ップ１１のノアゲート５に入力されてこれをリセットし
、出力端子１１はローレベルとなる。出力端子１１の出
力パルス幅はＫＣＲ（Ｋはプルダウン回路７のローレベ
ル出力電圧、電源ＶＣＣの電圧。
電圧判定回路１０のパイレベル閾値電圧によって決定さ
れる定数である）で決定される。以上がトリガパルスが
入力された場合の正規の動作であるが、トリガパルスが
入力されて出力端子１１の電圧レベルがハイレベルに反
転した後、任意の時間にローレベルへと反転させるため
にはリセット端子３に独立制御されたハイレベルのリセ
ット信号を人力すればよい。すなわち時刻ｔ８において
再びトリガパルスが入力された後、時刻ｔ９においてリ
セット端子３がハイレベルとなるとこれと同期して外部
接続端子８のレベルはローレベルとなる。
れる定数である）で決定される。以上がトリガパルスが
入力された場合の正規の動作であるが、トリガパルスが
入力されて出力端子１１の電圧レベルがハイレベルに反
転した後、任意の時間にローレベルへと反転させるため
にはリセット端子３に独立制御されたハイレベルのリセ
ット信号を人力すればよい。すなわち時刻ｔ８において
再びトリガパルスが入力された後、時刻ｔ９においてリ
セット端子３がハイレベルとなるとこれと同期して外部
接続端子８のレベルはローレベルとなる。
［発明が解決しようとする問題点］
上述した従来の単安定マルチバイブレータは、ＩＣテス
タ等を用いて回路動作試験を行なう際に以下の欠点があ
る。
タ等を用いて回路動作試験を行なう際に以下の欠点があ
る。
（＋）ゲートアレイに代表されるＡ Ｓ Ｉ Ｃ（Ａｐ
ｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｅｄ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）に集積された場合、こ
の種のＩＣは端子設定は顧客が任意に行なうため、顧客
の設定した端子に上述した時定数回路を外付するために
は、そのＩＣに適合するボード類をそのつど用意しなけ
ればならない。
ｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｅｄ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）に集積された場合、こ
の種のＩＣは端子設定は顧客が任意に行なうため、顧客
の設定した端子に上述した時定数回路を外付するために
は、そのＩＣに適合するボード類をそのつど用意しなけ
ればならない。
（２）ＡＳＩＣにおいては入力に対し出力が一義的に決
定されるが、単安定マルチバイブレータは１回の入力で
出力は２回変化するため、入カバターンに対応する出カ
バターンをチエツクするという従来からこの種のＩＣの
テスト方法として使われている方法では、実質的に単安
定マルチバイブレータのテストができない。
定されるが、単安定マルチバイブレータは１回の入力で
出力は２回変化するため、入カバターンに対応する出カ
バターンをチエツクするという従来からこの種のＩＣの
テスト方法として使われている方法では、実質的に単安
定マルチバイブレータのテストができない。
（３）出力端子の電位を定常的にハイレベルに保持する
ことができないため、出力レベルのＤＣ（直流電圧）試
験を行なうことが困難であり、仮に、ＩＣに外付できる
容量、抵抗の制限があってテスト用として大きな時定数
をもった時定数回路を接続できない場合は、出力レベル
のＤＣ試験は不可能になる危険性がある。
ことができないため、出力レベルのＤＣ（直流電圧）試
験を行なうことが困難であり、仮に、ＩＣに外付できる
容量、抵抗の制限があってテスト用として大きな時定数
をもった時定数回路を接続できない場合は、出力レベル
のＤＣ試験は不可能になる危険性がある。
［問題点を解決するための手段］
本発明の単安定マルチバイブレータは、トリガパルスに
よりトリガされ、出力パルスのパルス幅が、抵抗と容量
とが所定電位間に直列接続されて構成された外付時定数
回路の時定数で決定されるＩＣ化された単安定マルチバ
イブレータであって、 トリガパルスが入力されると第１および第２の出力のレ
ベルが共に反転するフリップフロップと、 前記外付時定数回路の抵抗と容量の共通接続点に接続さ
れる外部接続端子と、 前記単安定マルチバイブレータをテストモードに切替え
るためのテストモード信号と前記フリップフロップの第
１の出力とを入力とする論理回路オープンコレクタある
いはオープンドレイン出力段トランジスタを有し、前記
論理回路の出力を入力とし、該オープンコレクタあるい
はオープンドレイン出力段トランジスタの出力端が前記
外部接続端子に接続されたプルダウン回路と、前記プル
ダウン回路の出力端と外部接続端子との共通接続点に入
力端が接続され、該外部接続端子の電圧が所定の入力論
理閾値を越えると出力が反転し、その出力が前記フリッ
プフロップにリセット信号として帰還される、外部接続
端子の電圧判定回路とを有している。
よりトリガされ、出力パルスのパルス幅が、抵抗と容量
とが所定電位間に直列接続されて構成された外付時定数
回路の時定数で決定されるＩＣ化された単安定マルチバ
イブレータであって、 トリガパルスが入力されると第１および第２の出力のレ
ベルが共に反転するフリップフロップと、 前記外付時定数回路の抵抗と容量の共通接続点に接続さ
れる外部接続端子と、 前記単安定マルチバイブレータをテストモードに切替え
るためのテストモード信号と前記フリップフロップの第
１の出力とを入力とする論理回路オープンコレクタある
いはオープンドレイン出力段トランジスタを有し、前記
論理回路の出力を入力とし、該オープンコレクタあるい
はオープンドレイン出力段トランジスタの出力端が前記
外部接続端子に接続されたプルダウン回路と、前記プル
ダウン回路の出力端と外部接続端子との共通接続点に入
力端が接続され、該外部接続端子の電圧が所定の入力論
理閾値を越えると出力が反転し、その出力が前記フリッ
プフロップにリセット信号として帰還される、外部接続
端子の電圧判定回路とを有している。
［作用１
前記論理回路どしてアンド回路を採用した場合テストモ
ード信号がローレベルであれば、トリガパルスが入力さ
れて単安定マルチバイブレータの出力がハイレベルに反
転した後もプルダウン回路の入力端はローレベルに保持
され、その結果、外部接続端子をローレベルに維持でき
、ハイレベルに反転した出力パルスはそのままハイレベ
ル状態を維持するために外部接続端子のＤＣレベル測定
が可能となる。また、出力パルスをローレベルに反転さ
せるには、外部接続端子を介してテスタから電流供給を
行ない外部接続端子の電位を上昇させればよく、このよ
うにすれば、テスト時には外付時定数回路が不要となり
、専用ボードを準備する必要がない。また、トリガパル
ス入力に対応して出力パルスはハイレベルに反転し、テ
ストモード信号のハイレベル反転に対応して出力パルス
がローレベルへ反転するため、入力と出力とが一義的に
決定され、タイミングチャートの作成が容易となる。
ード信号がローレベルであれば、トリガパルスが入力さ
れて単安定マルチバイブレータの出力がハイレベルに反
転した後もプルダウン回路の入力端はローレベルに保持
され、その結果、外部接続端子をローレベルに維持でき
、ハイレベルに反転した出力パルスはそのままハイレベ
ル状態を維持するために外部接続端子のＤＣレベル測定
が可能となる。また、出力パルスをローレベルに反転さ
せるには、外部接続端子を介してテスタから電流供給を
行ない外部接続端子の電位を上昇させればよく、このよ
うにすれば、テスト時には外付時定数回路が不要となり
、専用ボードを準備する必要がない。また、トリガパル
ス入力に対応して出力パルスはハイレベルに反転し、テ
ストモード信号のハイレベル反転に対応して出力パルス
がローレベルへ反転するため、入力と出力とが一義的に
決定され、タイミングチャートの作成が容易となる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の単安定マルチバイブレータの一実施例
の回路図、第２図は本実施例の回路動作を説明するため
のタイミングチャートである。
の回路図、第２図は本実施例の回路動作を説明するため
のタイミングチャートである。
本実施例の従来例との相違点はフリップフロップ１２の
オア／ノアゲート４とプルダウン回路７のトランジスタ
Ｑ＋ どの間にアンド回路６が設けられ、このアンド回
路６にテストモード信号を入力するためのテストモード
信号入力端子２が設けられていることである。また、本
実施例は実使用時には従来例と同様に第３図の外付の時
定数回路９が外部接続端子８に接続される必要があるが
、テスト時には時定数回路が不要である。
オア／ノアゲート４とプルダウン回路７のトランジスタ
Ｑ＋ どの間にアンド回路６が設けられ、このアンド回
路６にテストモード信号を入力するためのテストモード
信号入力端子２が設けられていることである。また、本
実施例は実使用時には従来例と同様に第３図の外付の時
定数回路９が外部接続端子８に接続される必要があるが
、テスト時には時定数回路が不要である。
次に、本実施例のテスト時における回路動作を説明する
。
。
まず、テストモード信号入力端子２がローレベルの状態
で、時刻ｔＩにおいてトリガパルスが入力されると、こ
れとほぼ同期して出力端子１１はハイレベルになるが、
アンド回路６の出力はローレベルのままであるので外部
接続端子８の電位はローレベルに維持される。このため
出力端子ＩＩから定常的にハイレベルの出力信号が得ら
れ、ＤＣ試験が容易となる。次に、時刻ｔ２においてテ
ストモード信号をハイレベルに立上げるとアンド回路６
の出力はハイレベルとなり、プルダウン回路７の出力は
ハイインピーダンス状態となる。よって、ＩＣテスタ１
３から定電流Ｉを供給しておれば、外部接続端子８の電
位が上昇し、時刻ｔ３において電圧判定回路ｌＯのハイ
レベル閾値■。を越えると、フリップフロップ１２がリ
セットされて出力パルスが立下がる。次に、時刻ｔ４に
おいてトリガパルスを再び入力し、時刻ｔｓにおいてリ
セット端子３にリセット信号を入力して出力パルスが立
下がることを確認して動作テストは終了する。このよう
に、本実施例のテスト時には外付時定数回路が不必要で
あり、ＤＣ試験およびタイミングチャートの作成が容易
となる。なお、上述のテスト方法では実際の出力パルス
幅を測定しないが、出力パルス幅の保証はＩＣテスタ１
３によって電圧判定回路ｌＯのハイレベル閾値ｖｔｈと
プルダウン回路７のローレベル電位Ｖ。Ｌを測定するこ
とによって可能となる。すなわち、出力パルス幅をＰｗ
とすると Ｐ ｗ Ｖ ｔｈ” （Ｖ ＯＬ−Ｖ ｃｃ）ｅＸｐ
＋ Ｖ （（−Ｒ の関係が成立する。上式を展開すると Ｐ ｗ −−１２ｎ ” ”−” ” 、。、ＲＶＯＬ
ＶＣＣ となり、Ｖｔｈ、Ｖｏｔを測定すれば出力パルス幅Ｐｗ
を求めることができる。また、実使用時には、テストモ
ード信号を定常的にハイレベルにして使用すれば何ら問
題はない０本発明は、本実施例に限定されるものではな
く、トリガー等追加機能を有する回路においても、また
、ＥＣＬ等、他の論理回路においても適用可能である。
で、時刻ｔＩにおいてトリガパルスが入力されると、こ
れとほぼ同期して出力端子１１はハイレベルになるが、
アンド回路６の出力はローレベルのままであるので外部
接続端子８の電位はローレベルに維持される。このため
出力端子ＩＩから定常的にハイレベルの出力信号が得ら
れ、ＤＣ試験が容易となる。次に、時刻ｔ２においてテ
ストモード信号をハイレベルに立上げるとアンド回路６
の出力はハイレベルとなり、プルダウン回路７の出力は
ハイインピーダンス状態となる。よって、ＩＣテスタ１
３から定電流Ｉを供給しておれば、外部接続端子８の電
位が上昇し、時刻ｔ３において電圧判定回路ｌＯのハイ
レベル閾値■。を越えると、フリップフロップ１２がリ
セットされて出力パルスが立下がる。次に、時刻ｔ４に
おいてトリガパルスを再び入力し、時刻ｔｓにおいてリ
セット端子３にリセット信号を入力して出力パルスが立
下がることを確認して動作テストは終了する。このよう
に、本実施例のテスト時には外付時定数回路が不必要で
あり、ＤＣ試験およびタイミングチャートの作成が容易
となる。なお、上述のテスト方法では実際の出力パルス
幅を測定しないが、出力パルス幅の保証はＩＣテスタ１
３によって電圧判定回路ｌＯのハイレベル閾値ｖｔｈと
プルダウン回路７のローレベル電位Ｖ。Ｌを測定するこ
とによって可能となる。すなわち、出力パルス幅をＰｗ
とすると Ｐ ｗ Ｖ ｔｈ” （Ｖ ＯＬ−Ｖ ｃｃ）ｅＸｐ
＋ Ｖ （（−Ｒ の関係が成立する。上式を展開すると Ｐ ｗ −−１２ｎ ” ”−” ” 、。、ＲＶＯＬ
ＶＣＣ となり、Ｖｔｈ、Ｖｏｔを測定すれば出力パルス幅Ｐｗ
を求めることができる。また、実使用時には、テストモ
ード信号を定常的にハイレベルにして使用すれば何ら問
題はない０本発明は、本実施例に限定されるものではな
く、トリガー等追加機能を有する回路においても、また
、ＥＣＬ等、他の論理回路においても適用可能である。
以上説明したように本発明は、テストモード信号により
フリップフロップの第２の出力のプルダウン回路への伝
達を制御することにより、容量。
フリップフロップの第２の出力のプルダウン回路への伝
達を制御することにより、容量。
抵抗を外付けすることなく動作試験が可能であり、更に
タイミングチャートの作成およびＤＣ測定が容易な単安
定マルチバイブレータを提供できる効果がある。
タイミングチャートの作成およびＤＣ測定が容易な単安
定マルチバイブレータを提供できる効果がある。
第１図は本発明の単安定マルチバイブレータの一実施例
の回路図、第２図は第１図の動作を説明するためのタイ
ミングチャート、第３図は単安定マルチバイブレータの
従来例の回路図、第４図は第３図の動作を説明するため
のタイミングチャートである。 １ ・・・・・・・・ トリガパルス入力端子、２ ・
・・・・・・・テストモード信号入力端子、３ ・・・
・・・・・ リセット端子、４．５ ・・・・オア／ノ
アゲート、 ６ ・・・・・・・・アンド回路、 ７ ・・・・・・・・プルダウン回路、８ ・・・・・
・・・外部接続端子、 ＩＯ・・・・・・・・電圧判定回路、 １１・・・・・・・・出力端子、 １２・・・・・・・・フリップフロップ、１３・・・・
・・・・ ＩＣテスタ。
の回路図、第２図は第１図の動作を説明するためのタイ
ミングチャート、第３図は単安定マルチバイブレータの
従来例の回路図、第４図は第３図の動作を説明するため
のタイミングチャートである。 １ ・・・・・・・・ トリガパルス入力端子、２ ・
・・・・・・・テストモード信号入力端子、３ ・・・
・・・・・ リセット端子、４．５ ・・・・オア／ノ
アゲート、 ６ ・・・・・・・・アンド回路、 ７ ・・・・・・・・プルダウン回路、８ ・・・・・
・・・外部接続端子、 ＩＯ・・・・・・・・電圧判定回路、 １１・・・・・・・・出力端子、 １２・・・・・・・・フリップフロップ、１３・・・・
・・・・ ＩＣテスタ。
Claims (1)
- 【特許請求の範囲】 トリガパルスによりトリガされ、出力パルスのパルス幅
が、抵抗と容量とが所定電位間に直列接続されて構成さ
れた外付時定数回路の時定数で決定されるＩＣ化された
単安定マルチバイブレータであって、 トリガパルスが入力されると第１および第２の出力のレ
ベルが共に反転するフリップフロップと、 前記外付時定数回路の抵抗と容量の共通接続点に接続さ
れる外部接続端子と、 前記単安定マルチバイブレータをテストモードに切替え
るためのテストモード信号と前記フリップフロップの第
１の出力とを入力とする論理回路と、 オープンコレクタあるいはオープンドレイン出力段トラ
ンジスタを有し、前記論理回路の出力を入力とし、該オ
ープンコレクタあるいはオープンドレイン出力段トラン
ジスタの出力端が前記外部接続端子に接続されたプルダ
ウン回路と、 前記プルダウン回路の出力端と外部接続端子との共通接
続点に入力端が接続され、該外部接続端子の電圧が所定
の入力論理閾値を越えると出力が反転し、その出力が前
記フリップフロップにリセット信号として帰還される、
外部接続端子の電圧判定回路とを有する単安定マルチバ
イブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306546A JPH0642622B2 (ja) | 1987-12-02 | 1987-12-02 | 単安定マルチバイブレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306546A JPH0642622B2 (ja) | 1987-12-02 | 1987-12-02 | 単安定マルチバイブレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01146420A true JPH01146420A (ja) | 1989-06-08 |
| JPH0642622B2 JPH0642622B2 (ja) | 1994-06-01 |
Family
ID=17958340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306546A Expired - Lifetime JPH0642622B2 (ja) | 1987-12-02 | 1987-12-02 | 単安定マルチバイブレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642622B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340606A (ja) * | 1989-07-07 | 1991-02-21 | Y E Data Inc | ロジツクｌｓｉのモード設定回路 |
-
1987
- 1987-12-02 JP JP62306546A patent/JPH0642622B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340606A (ja) * | 1989-07-07 | 1991-02-21 | Y E Data Inc | ロジツクｌｓｉのモード設定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642622B2 (ja) | 1994-06-01 |
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