JPH01145818A - Wet etching - Google Patents
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- JPH01145818A JPH01145818A JP30309187A JP30309187A JPH01145818A JP H01145818 A JPH01145818 A JP H01145818A JP 30309187 A JP30309187 A JP 30309187A JP 30309187 A JP30309187 A JP 30309187A JP H01145818 A JPH01145818 A JP H01145818A
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Abstract
Description
【発明の詳細な説明】
[発明の目的J
(産業上の利用分野)
この発明は、例えば半導体装置における配線用の金属1
9等を所要のパターンにエツチング形成Jるウェットエ
ツチング法に関する。[Detailed Description of the Invention] [Objective of the Invention J (Field of Industrial Application) This invention relates to a metal 1 for wiring in a semiconductor device, for example.
The present invention relates to a wet etching method for etching 9 etc. into a desired pattern.
(従来の技術)
ウェットエツチング法は、例えば半導体装置における微
細加工において、経6性の良さ、基板へのダメージの少
ないこと、エツチング選択性の高いこと等の多くの利点
を有している。このため、ウェットエツチング法は、5
μmルールIC,3μmルールICの一部、コンパクト
ディスク、表面弾性フィルタ及びCCDL!ンサ、圧力
セン令y等の各種デバイスの加工等に広汎に用いられて
おり、技術の一層の高度化が要求されている。(Prior Art) The wet etching method has many advantages in microfabrication of semiconductor devices, for example, such as good etching properties, little damage to the substrate, and high etching selectivity. For this reason, the wet etching method is
μm rule IC, part of 3μm rule IC, compact disk, surface elastic filter, and CCDL! It is widely used in the processing of various devices such as sensors and pressure sensors, and further advancement of the technology is required.
このような従来のウェットエツチング法としては、例え
ば第6図に示すような装置を用いた一bのがある。同図
中、1はエツチング槽であり、エツチング1に91は減
圧下でのウェットエツチングを可能とするため気密に構
成されている。エツチング槽1には、所定の一定潟度に
保たれたエッチャント2が収容され、基板キャリア3に
保持された基板(ウェーハ)4がエッチャント2に浸漬
されている。基板4の主面には、被エツチング対象であ
る金属膜が絶縁膜を介して形成され、その金属膜上には
、選択エツチングにより所要の配線パターン等を1qる
ために、フォトリソグラフィ工程によりパターン化され
たフォトレジストが予め形成されている。As such a conventional wet etching method, there is, for example, method 1b using an apparatus as shown in FIG. In the figure, reference numeral 1 denotes an etching tank, and 91 in the etching tank 1 is constructed airtight to enable wet etching under reduced pressure. An etching bath 1 contains an etchant 2 maintained at a predetermined constant lag, and a substrate (wafer) 4 held on a substrate carrier 3 is immersed in the etchant 2. A metal film to be etched is formed on the main surface of the substrate 4 via an insulating film, and a pattern is formed on the metal film by a photolithography process in order to form a required wiring pattern by selective etching. A photoresist is formed in advance.
気密に構成されたエツチング槽1は、エッチャントガス
トラップ5を有する配管6を介して減圧用の真空ポンプ
7に接続されている。8は真空ゲージ、9はスローリー
ク弁聞閑度コンj−ローラ、11はスローリーク弁であ
り、これらの真空度コントロール系により、1バツチの
ウェットエツチング中、エツチング槽1の減圧状態は、
所望の真空度でほぼ一定に保たれる。即ち、エツチング
槽1の真空度が真空ゲージ8によりセンシングされ、そ
の真空度の情報を受けたスローリーク弁開閉度」ントO
−ラ9によりスミ−リーク弁11が開閉制御されてエツ
チング槽1の真空度がほぼ一定に保持される。12はエ
ツチング終了検知センナ、13はエツチング終了検知受
信器付きのタイムコントローラであり、エツチング終了
検知センサ12によるエツチング終了の検出信号を受け
た後、それよ−ぐに要したエツチング時間の約10〜2
0%の時間だ番ノ後押し」エツチングがなされる。後押
しエツチングは、エツチング残滓を完全に除去して、配
線間が短絡してしまういわゆるブリッジ等のトラブルを
防止するために不可欠の工程である。The etching bath 1, which is airtight, is connected to a vacuum pump 7 for reducing pressure via a pipe 6 having an etchant gas trap 5. 8 is a vacuum gauge, 9 is a slow leak valve control roller, and 11 is a slow leak valve. By means of these vacuum level control systems, during one batch of wet etching, the depressurized state of the etching tank 1 is as follows.
The desired degree of vacuum is maintained almost constant. That is, the degree of vacuum in the etching tank 1 is sensed by the vacuum gauge 8, and the slow leak valve opening/closing degree is determined based on the information about the degree of vacuum.
The opening and closing of the Sumi-leak valve 11 is controlled by the valve 9, and the degree of vacuum in the etching tank 1 is maintained at a substantially constant level. Reference numeral 12 denotes an etching end detection sensor, and 13 a time controller equipped with an etching end detection receiver, which calculates approximately 10 to 2 seconds of the etching time required after receiving the etching end detection signal from the etching end detection sensor 12.
0% of the time, it's time to push back.'' Etching is done. Back-up etching is an essential process for completely removing etching residue and preventing problems such as so-called bridging, which causes short circuits between wiring lines.
なJ3、エツチング終了検知法どしては電気システムを
用いる方法(電子材料、 No、3.1)91 (19
83))や、光を用いるシステム(特開昭59−229
822号公報)等がある。J3, etching completion detection method uses electrical system (electronic materials, No. 3.1) 91 (19
83)) and systems using light (Japanese Patent Laid-Open No. 59-229
Publication No. 822), etc.
そして、所望の真空度における減圧状ずぶで、基板4上
の金属膜が選択エツチングされて所望の配線パターン等
が1gられる。Then, the metal film on the substrate 4 is selectively etched under reduced pressure at a desired degree of vacuum to form 1 g of a desired wiring pattern.
この減圧下でのウェットエツチングは、常圧下でのウェ
ットエツチングに比し、エツチング反応時に気相(気a
)の発生する系に対しいくつかの利点を有している。こ
のような気泡の発生ずる系としては、Ai、Ti等の金
属を酸性溶液によりエツチングする系、81結晶をアル
カリ性溶液によりエツチングする光等多数ある。Wet etching under reduced pressure differs from wet etching under normal pressure in that the gas phase (gas a
) has several advantages over systems that generate There are many systems in which such bubbles are generated, such as a system in which metals such as Al and Ti are etched with an acidic solution, and a system in which light etches 81 crystals in an alkaline solution.
ウェットエツチングの際にAfL等の表面から発生する
気泡が速やかに除去できずに、気泡が長く一定の表面部
位に付着したまま滞留すると、それらの部位ではエツチ
ングが進行しないため、エツチング残滓が生じて所望の
電極や配線パターンが得られないばかりか、ブリッジ等
が生じてしまう等のトラブルが発生することになる。こ
れに対し、常圧下でのウェットエツチングの場合はエッ
チャントを流動させる方法や、基板を回転させる等の方
法がとられるが、このようなトラブルを防止するために
減圧■・でのウェットエツチングは右動である。つまり
、エツチング中に発生ずる気泡を急速に膨脂させ、速や
かに被エツチング物の表面及び基板面から1 +1t2
させることに減圧状態は有効であり、エツチング残滓に
よるトラブルを防止できる。さらに、特に撹拌等を加え
なくとも気泡が膨脂し、これが基板全面で多給且つ均一
に発生するためエツチング面のリフレッシュが行なわれ
、同時にエッチャントが撹拌されるので、温度むら、濃
度むらが少なくなり、被エツチング面でエツチングが均
一で良好に行なわれ、さらに複数の基板間での均一性も
良好となる(電子材料、 &3. p91 (1983
) 、 Journal of EIectroche
mical 5ociety vol 、 132
.1)2973 (1985))。また減圧下でのウェ
ットエツチングでt、i、特に撹拌等の手段を用いてい
ないため、エッチャントの流動化、基板の回転等による
フォトレジストの剥離を引起りことが少ない。If air bubbles generated from the surface of AfL etc. during wet etching cannot be removed quickly and remain attached to certain surface areas for a long time, etching will not proceed in those areas, resulting in etching residue. Not only will it not be possible to obtain desired electrodes and wiring patterns, but problems such as bridges will occur. On the other hand, in the case of wet etching under normal pressure, methods such as flowing the etchant or rotating the substrate are used, but in order to prevent such troubles, wet etching under reduced pressure is recommended. It is dynamic. In other words, the air bubbles generated during etching are rapidly expanded and removed from the surface of the object to be etched and the substrate surface.
A reduced pressure state is effective for this purpose, and can prevent troubles caused by etching residue. Furthermore, the bubbles expand without any special stirring, and these bubbles are generated abundantly and uniformly over the entire surface of the substrate, refreshing the etching surface. At the same time, the etchant is stirred, reducing temperature and concentration unevenness. As a result, etching is performed uniformly and well on the surface to be etched, and the uniformity among multiple substrates is also good (Electronic Materials, &3. p91 (1983)
), Journal of EIelectroche
mical 5ociety vol, 132
.. 1) 2973 (1985)). Further, since wet etching under reduced pressure does not use any means such as stirring, the photoresist is less likely to be peeled off due to fluidization of the etchant or rotation of the substrate.
なJ3、第6図の装置を用いて常圧下でのウェットエツ
チングを行なうこともでき、このときは、真空ポンプ7
等の減圧系、ス【]−リーク弁ft1l 111度コン
トO−ラ9等の真空度コントロール系をJ1作動状態と
ずればよい。Wet etching can also be carried out under normal pressure using the apparatus shown in Figure 6, J3.
The vacuum level control system such as the pressure reducing system such as the leak valve ft1l 111 degree controller O-ra 9 may be shifted from the J1 operating state.
(発明が解決しようとする問題点)
しかしながら、従来のウェットエツチング法にあっては
、得られた配線パターン等に所要の配線幅よりも細くエ
ツチングされてしまう個所が生じて、微細寸法の配線パ
ターンを均一に精度よくエツチング加工することが困難
である場合がある。(Problems to be Solved by the Invention) However, in the conventional wet etching method, some parts of the resulting wiring pattern are etched thinner than the required wiring width, resulting in a wiring pattern with minute dimensions. It is sometimes difficult to etch uniformly and accurately.
所要の配線幅よりも細くエツチングされてしまうような
個所が生じると、半導体装置の信頼性が低下し、また品
質の劣化を招くことになる。If a portion is etched to be thinner than the required wiring width, the reliability of the semiconductor device will decrease and the quality will deteriorate.
上記の問題が発生する原因としては、次のようなことが
考えられる。Possible causes of the above problem are as follows.
即ち、IC等の形成のために用いるAlfi!等の半導
体基板上の配線は、通常、半導体基板上に設けられた絶
縁膜上に形成され、その末端部或いは中間位置で、絶縁
膜に穿設されたコンタクト孔を介して適宜に半導体基板
に接続されている。That is, Alfi! used for forming ICs, etc. Wiring on a semiconductor substrate, such as the It is connected.
その結果、エツチングの進行に伴って配線等となる領域
が分離されてくると、半導体基板に対し電気的に接続さ
れている配線と、絶縁されている配線とが生じることに
なる。例えば、キャリアソースとしてリン又はボロン等
のp形又はp形となるイオンを所要濃度含んだ3i基板
の主面に8102膜を形成し、この5i02膜の所要部
位にコンタクト孔を開孔してそのSiO2膜上のAff
i膜による配線及び電極により各トランジスタ素子等を
接続するようにして構成されたICにおいては、配線が
出力ライン側ではSi基板と電気的に接続されている一
方で、入力ライン側は絶縁されでいるというような場合
がある。As a result, as the etching progresses, regions that will become wiring etc. are separated, resulting in some wiring being electrically connected to the semiconductor substrate and other wiring being insulated. For example, an 8102 film is formed on the main surface of a 3i substrate containing a required concentration of p-type or p-type ions such as phosphorus or boron as a carrier source, and contact holes are opened at desired locations in this 5i02 film. Aff on SiO2 film
In an IC configured in such a way that each transistor element is connected by wiring and electrodes using an i-film, the wiring is electrically connected to the Si substrate on the output line side, while the input line side is not insulated. There are cases where there is.
そして、上記のようなSt基根板上A斐膜を燐酸系の酸
性溶液でウェットエツチングする場合には、エツチング
の初期においては、AI膜の大部分は出力ライン側と入
力ライン側とに分離されていないため、An膜と3i基
板間で異種金属接触作用によるエツチングと、へ吏膜上
に形成される局部電池形成作用によるエツチングとによ
り、AN膜はアノード側でカチオンとなって溶解し、カ
ソード側では水素ガスが発生する。次いで、エツチング
が進行して△吏膜が各配線等に分離されると、5ill
板に通じている出力ライン側は、初期のエツチングと同
様に、異種金属接触作用によるエツチングと、局部電池
形成作用によるエツチングとでエツチングが促進され進
行されるが、3i基板に通じていない入力ライン側では
、局部電池形成作用による工′ツチングのみとなり(楢
岡等、[フォトエツチングと微細加工J p94.総合
電子出版、852)、入力ライン側に比べて出力ライン
側のエツチング速麿が速くなり、配線がより細く加工さ
れるものと考えられる。When wet-etching the A film on the St base plate as described above with a phosphoric acid-based acid solution, most of the AI film is separated into the output line side and the input line side at the initial stage of etching. Therefore, the AN film becomes cations and dissolves on the anode side due to etching due to the contact action of different metals between the An film and the 3i substrate, and etching due to the local battery formation action formed on the helical film. Hydrogen gas is generated on the cathode side. Next, when the etching progresses and the △ film is separated into each wiring etc., the 5ill
On the output line side leading to the board, etching is promoted and progresses by etching due to the contact action of dissimilar metals and etching due to the local battery forming action, similar to the initial etching, but on the input line side not leading to the 3i board, etching progresses. On the side, the etching is only due to the local cell formation effect (Naraoka et al., [Photoetching and Microfabrication J p94. General Electronic Publishing, 852), and the etching speed on the output line side is faster than on the input line side. It is thought that the wiring will be processed to be thinner.
そして、常圧下での発生水素気泡をエッチセントの撹拌
等によりエツチング表面から!1Ity!Aさせながら
のウェットエツチングにおいては、上記配線の電気的パ
ターンの相異によるエツチング作用の差に基づき、特定
の配線(上記の例では出力ライン側の配線)が数%程度
細り、さらに3Qtorr以下の減圧下におけるウェッ
トエツチングを行なうと特定の配線が最大で40%程度
も異常に細くなってしまう。Then, the hydrogen bubbles generated under normal pressure are removed from the etching surface by stirring with Etchcent! 1Ity! In wet etching while applying A, the specific wiring (in the above example, the wiring on the output line side) is thinned by several percent based on the difference in etching effect due to the difference in the electrical pattern of the wiring, and furthermore, the thickness of the wiring is reduced by a few percent (the wiring on the output line side in the above example). When wet etching is performed under reduced pressure, specific wiring becomes abnormally thinner by about 40% at most.
この発明はこのような従来の問題点に着目してなされた
もので、導電性基板上に絶縁膜を介して形成されるとと
もに部分的に当該導電性基板に接続されている導電性膜
を均一に精度よく選択エツチングを1にとのできるウェ
ットエツチング法を提供する口とを目的とする。This invention was made by focusing on such conventional problems, and it uniformly spreads a conductive film formed on a conductive substrate via an insulating film and partially connected to the conductive substrate. To provide a wet etching method that can perform selective etching with high precision.
[発明の構成]
(問題点を解決するための手段)
この発明は上記問題点を解決するために、導電性基板に
形成された絶縁膜上に設けられるとともに当該導電性基
板に部分的に接続された導電性膜及び当該導電性基板に
非接続の導電性膜を選択エツチングして所要のパターン
を形成するウェットエツチング法において、前記導電性
基板に接続状態とするための接続部を前記非接続の導電
性膜に設け、前記両導電性股を所要のパターンにエツチ
ング形成後に前記接続部を切断することを要旨とする。[Structure of the Invention] (Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention is provided on an insulating film formed on a conductive substrate and partially connected to the conductive substrate. In a wet etching method in which a desired pattern is formed by selectively etching a conductive film that has been etched and a conductive film that is not connected to the conductive substrate, a connecting portion to be connected to the conductive substrate is connected to the conductive film that is not connected to the conductive substrate. The gist is that the connecting portion is cut after etching both the conductive legs into a desired pattern.
(作用)
上記構成において、選択エツチングにより形成される所
要の各パターンが、導電性基板に対し電気的に接続又は
非接続となるものであっても、ウェットエツチングの間
中、これらの各パターンは接続部により全て導電性基板
に接続状態とされ、同一のエツチング作用を受けて均一
なウェットエツチングが進行し、特定のパターンのみが
細ることが防止されて精度のJ:いエツチング加工がな
される。(Function) In the above configuration, even if each of the required patterns formed by selective etching is electrically connected or disconnected to the conductive substrate, each of these patterns remains intact during wet etching. All the parts are connected to the conductive substrate by the connecting parts, and wet etching progresses uniformly under the same etching action, preventing narrowing of only a specific pattern and achieving high precision etching.
(実施例)
以下、この発明の実施例を図面の簡単な説明する。この
実m例は、3i基板上に3 i 02膜を介して形成さ
れた配線用のAfL等膜のウェットエツチング法に適用
されている。(Example) Hereinafter, an example of the present invention will be briefly described with reference to the drawings. This example is applied to a wet etching method for a film such as AfL for wiring formed on a 3i substrate via a 3i02 film.
第1図ないし第3図は、この発明の第1実施例を示す図
である。1 to 3 are diagrams showing a first embodiment of the present invention.
まず、この実施例に適用される装置及び部材等から説明
すると、ウェットエツチング装置としては、前記第6図
に示したものとほぼ同様のものが用いられる。First, the apparatus and members applied to this embodiment will be explained. As a wet etching apparatus, one substantially similar to that shown in FIG. 6 is used.
一方、第1図ないし第3図は、そのウェットエツチング
装置により形成される導電性基板としてのSi基板上の
配線等を示している。即ち、これらの図は、所要の濃度
のリンイオンがドープされたn形のSi塁4N(Siウ
ェーハ)15(以下、Siウェーハというときも同一符
号15を用いる)上に形成された例えば0MO8ICの
一部の部分を示している。これらの図中、16は3iウ
エーハ15上に形成された絶縁膜としての5f02躾で
あり、5iO211116の所要部位には、コンタクト
孔17が開孔されている。この5i02Jl1216上
にHi積された1j電性膜としてのAu膜又はAi/S
i等のへi系合金膜が選択エツチングされて、所要のパ
ターンからなる配線19.20及びワイVボンディング
用のパッド(電&)21a、21bが形成される。On the other hand, FIGS. 1 to 3 show wiring and the like on a Si substrate as a conductive substrate formed by the wet etching apparatus. That is, these figures show, for example, one 0MO8IC formed on an n-type Si base 4N (Si wafer) 15 (hereinafter, the same reference numeral 15 is used when referring to the Si wafer) doped with phosphorus ions at a required concentration. It shows the part. In these figures, 16 is a 5f02 layer as an insulating film formed on the 3i wafer 15, and contact holes 17 are formed in required portions of the 5iO211116. Au film or Ai/S as 1j conductive film deposited on this 5i02Jl1216
The i-based alloy film such as i is selectively etched to form wiring lines 19 and 20 and pads (electronic &) 21a and 21b for wire-V bonding having a desired pattern.
そして、各コンタクト孔17の部分に、配線21a、2
1bと5iJi板15の主面に形成されたCMOSトラ
ンジスタのソース、ドレイン或いは不純物拡散層で形成
された配線層等とのコンタクト部22a、22b、22
cが設けられている。Then, wirings 21a and 2 are placed in each contact hole 17.
1b and 5i Contact portions 22a, 22b, 22 with the source and drain of a CMOS transistor formed on the main surface of the Ji board 15, or a wiring layer formed of an impurity diffusion layer, etc.
c is provided.
上記両配線のうち、配線19はSi基板15に対し電気
的に接続された配線であり、他方の配線20はSi基板
15に対し絶縁された配線となっている。即ち、配線1
9は、第2図に示すように、トランジスタの一部を構成
しているp膨拡散層23a又はp膨拡散層23a中のn
膨拡散層23bへの各コンタクト部22a、22bでは
、An配線19からn形3i基板15へのエレクトロン
の移動に関しては逆バイアスとなるので、絶縁であるが
、他のコンタクト部22cで3i基板15と電気的に接
続されている。これに対し、他方の配線20は、第3図
に示1ように、絶縁態様のコンタクト部22a、22b
L、、か持っていないので、3i基板15に対して絶縁
された配線となっている。Of the two wirings described above, the wiring 19 is a wiring electrically connected to the Si substrate 15, and the other wiring 20 is a wiring insulated from the Si substrate 15. That is, wiring 1
9, as shown in FIG.
Each of the contact portions 22a and 22b to the expansion diffusion layer 23b is insulated since the transfer of electrons from the An wiring 19 to the n-type 3i substrate 15 is reverse biased, but the other contact portions 22c are connected to the 3i substrate 15. electrically connected to. On the other hand, as shown in FIG. 3, the other wiring 20 has insulating contact portions 22a and 22b.
Since it does not have L,..., the wiring is insulated from the 3i board 15.
また、ICチップは、3〜6インチのSiウェーハ15
上に、通常、複数個が同時に作製される。In addition, the IC chip is made of 3-6 inch Si wafer 15
Generally, a plurality of them are made at the same time.
そして、所要素子の形成、素子間配線の形成及び保護膜
形成後に、スクライブライン24の部分でダイヤモンド
刃を用いたダイシングソーにより、チップ分離が行なわ
れる。After the formation of the required elements, the formation of inter-element wiring, and the formation of the protective film, chip separation is performed at the scribe line 24 using a dicing saw using a diamond blade.
そして、このスクライブライン24の部分に、3i基板
15に電気的に接続される配線19と、絶縁される配線
20とを、■ッヂング過程において接続状態とするため
の接続部25が設けられている。接続部25は、導電性
のものであればよいので、配線19.20等と同様にA
吏又はAi系合金で作製される他、不純物をドープした
多結晶S1或いはCl、AQ、AU等の金属もしくはそ
れらの合金、或いは導電性ポリマー等の薄膜で形成Jる
こともできる。但し、パッド21a、21bと異なる材
質で形成する場合は、このパッド21a121bとのコ
ンタクト部を形成する必要がある。上記各材質のうち、
接続部25がA吏膜で形成される場合は、8配l!19
.20等と同様に、フォトエツチングの工程時に接続部
25を形成するためのフォトレジストパターンを形成し
ておき、ウェットエツチングの工程で配m19.20等
と同時にエッヂング形成することができる。A connecting portion 25 is provided at this scribe line 24 to connect the wiring 19 electrically connected to the 3i board 15 and the insulated wiring 20 during the ``padding'' process. . The connection part 25 only needs to be conductive, so it can be
In addition to being made of a metal or Al-based alloy, it can also be made of a thin film of polycrystalline S1 doped with impurities, a metal such as Cl, AQ, or AU, or an alloy thereof, or a conductive polymer. However, if the pads 21a and 21b are made of a different material, it is necessary to form a contact portion with the pads 21a121b. Among the above materials,
When the connecting portion 25 is formed of an A membrane, there are 8 connections! 19
.. 20 etc., a photoresist pattern for forming the connecting portion 25 can be formed during the photo-etching process, and etching can be formed simultaneously with the patterns 19, 20, etc. during the wet-etching process.
接続部25は、後述するように、配線19.20等が所
要のパターンにエッヂング形成された後に、スクライブ
ライン24のスクライプによる各ICチップへの分離の
際に、同時に切断されるが、切断後に3i基板15と絶
縁される配線20側に残る接続部25が、SiM板15
と接続される危険を防止するため、その配線20側の接
続部25の下部にはSiO2膜16が延在されている。As will be described later, the connection portion 25 is cut at the same time when each IC chip is separated by scribing the scribe line 24 after the wiring 19, 20, etc. are etched into a required pattern. The connection portion 25 remaining on the wiring 20 side that is insulated from the 3i substrate 15 is connected to the SiM board 15.
In order to prevent the risk of being connected to the wire 20, a SiO2 film 16 is extended below the connection portion 25 on the wiring 20 side.
次に、上述のv4置及び部材等を使用して所要の配線パ
ターン等にウエットエツ、チングする方法及びその作用
を説明する。Next, a method of wet-etching and etching a desired wiring pattern using the above-mentioned V4 position and members, and its operation will be explained.
Si基板15上に5i(h膜16を介して形成されたA
fL膜等の導電性膜の上に、フォトリソグラフィ工程に
より、予め所要の7オトレジストパターンが形成され、
このようなSi基板15の複数個が、前記第6図に示す
基板キルリアに保持されてエッチャント中に浸漬される
。そして、減圧下或いは常圧下において導電性膜の選択
エツチングが行なわれる。A layer formed on the Si substrate 15 through the 5i(h film 16)
A required 7 photoresist pattern is formed in advance on a conductive film such as an fL film by a photolithography process,
A plurality of such Si substrates 15 are held in the substrate killia shown in FIG. 6 and immersed in an etchant. Then, selective etching of the conductive film is performed under reduced pressure or normal pressure.
このとき、ウェットエツチングされる間中、3i基板1
5に対し絶縁される配線20となる導電性膜の部分も、
接続部25を介してs:基板15に接続状態とされる。At this time, during wet etching, the 3i substrate 1
The part of the conductive film that becomes the wiring 20 that is insulated from the
It is connected to the s:substrate 15 via the connecting portion 25 .
したがって選択エツチングにより形成される配線19.
20及び各パッド21a、21b等の全ての部分が、異
種金属接触作用によるエツチングと3#電性膜上に形成
される局部電池形成作用によるエツチングとの両エッヂ
ング作用による同一のエツチング作用を受けて、均一な
ウェットエツチングが進行し、特定の配線又はパッド等
の部分が異常に細るという現像が防止されて精度のよい
エツチング加工がなされる。Therefore, the wiring 19 is formed by selective etching.
All parts such as 20 and each pad 21a, 21b are subjected to the same etching action by both the etching action due to the contact action of dissimilar metals and the etching action due to the local battery formation action formed on the 3# conductive film. , uniform wet etching progresses, development in which a particular wiring or pad becomes abnormally thin is prevented, and etching processing with high precision is achieved.
具体例を述べると、3iウエーハ上に5fO2膜を介し
てスパッタリングにより形成した約1μm厚さのA吏/
5i(1%)合金膜を、前記第6図の装置を用いて85
wL%燐酸水溶液をエッチャントとして50℃、30t
orrの減圧下で、第1図に示す接続BB25を形成す
ることなくウェットエツチングした場合は、Si基板に
電気的に接続されている配線及びパッド等の幅が、絶縁
されていないものに比べ、最大で40%程度細く形成さ
れたが、第1図に示すように全配線等を3i基板に対し
接続部25により接続状態として、上記と同一条件でウ
ェットエツチングした場合は、異常細り現象は全くみら
れなかった。To give a specific example, an approximately 1 μm thick A/R film was formed on a 3i wafer by sputtering via a 5fO2 film.
A 5i (1%) alloy film was coated at 85°C using the apparatus shown in FIG.
50℃, 30t using wL% phosphoric acid aqueous solution as etchant
When wet etching is performed under a reduced pressure of orr without forming the connection BB25 shown in FIG. 1, the width of wiring, pads, etc. electrically connected to the Si substrate is However, when wet etching was performed under the same conditions as above with all the wiring etc. connected to the 3i board by the connection part 25 as shown in Fig. 1, the abnormal thinning phenomenon did not occur at all. I couldn't see it.
そして、上記の所要の配線パターン等が粘度よくエツチ
ング加工された侵、その配線パターン等の上にPSG又
はSiN等の保護膜をm積し、次いでスクライプライン
24がダイシングソー等によりスクライプされて各IC
チップに分離される。Then, the above-mentioned required wiring patterns, etc. are etched with good viscosity, a protective film such as PSG or SiN is deposited on the wiring patterns, etc., and then scribe lines 24 are scribed with a dicing saw or the like, and each IC
Separated into chips.
この分離の際に接続部25が同時に切断されて、配線2
0はSi基板15から絶縁され、正規の状態とされる。At the time of this separation, the connecting portion 25 is cut at the same time, and the wiring 2
0 is insulated from the Si substrate 15 and is in a normal state.
次いで、第4図には、この発明の第2実施例を示す。Next, FIG. 4 shows a second embodiment of the present invention.
この実施例は、接続部26がパッド21aと21bとの
間に設けられている。この接続部26により、各配線1
9.20部分等がウェットエツチングされる間中、Si
基板15に接続状態とされて、これらに同一のエツチン
グ作用を生じさせることは前記第1実施例の場合と同様
である。In this embodiment, a connecting portion 26 is provided between pads 21a and 21b. This connection part 26 allows each wiring 1
9. While the 20 part etc. are being wet-etched, the Si
It is the same as in the case of the first embodiment that they are connected to the substrate 15 and the same etching effect is caused thereto.
そして、この実施例では、エツチング加工等の終了後に
おける接続部26の切断が次のようにして行なわれる。In this embodiment, the connecting portion 26 is cut off as follows after the etching process and the like are completed.
即ら、その切断方法としては、接続部26のみを2Aト
リソゲラフイエ程とこれに続く選択エツチングとを全配
線等の形成後に行なう方法、レーザカッタで切断する方
法、また接続部26がAlで形成されているものであれ
ば、その接続部26を酸化しアルミナ化することによっ
て絶縁物とする方法、導電性ポリマー膜であれば灰化除
去する方法、多結晶Sig)場合は、基板上の他の部分
にtC等を構成する他の多結晶S1が露出していなけれ
ば、CFJ +02ガスによりプラズマエツチングする
等の多結晶Siの選択エツチングを採用する方法等があ
る。That is, the cutting methods include a method in which only the connecting portion 26 is formed with a 2A trisogera film followed by selective etching after all wiring etc. are formed, a method in which the connecting portion 26 is cut with a laser cutter, and a method in which the connecting portion 26 is formed of Al. In the case of polycrystalline SiG, the method is to oxidize and aluminate the connection part 26 to make it an insulator, the method to remove it by ashing if it is a conductive polymer film, or the method to remove it by ashing if it is a conductive polymer film. If other polycrystalline S1 constituting tC etc. is not exposed in the part, there is a method of selectively etching polycrystalline Si such as plasma etching with CFJ+02 gas.
前述の第1実施例及び上述の第2実施例のように、Si
基板15に対し絶縁される配線20等は、その近傍に形
成されるSi基板15に接続される配線19等に接続部
25.26を用いて接続すればよい。そして、近傍にS
i基板15に接続される配線等が存在しない場合は、接
続部を用いてスクライプライン24上でSiW板15に
接続してもよい。また、接続部は、配線とパッドとの問
、又は配線と配線との間等に設けてもよい。As in the first embodiment described above and the second embodiment described above, Si
The wiring 20 and the like that are insulated with respect to the substrate 15 may be connected to the wiring 19 and the like that are formed in the vicinity and connected to the Si substrate 15 using connecting portions 25 and 26. And S in the vicinity
If there is no wiring or the like to be connected to the i-board 15, it may be connected to the SiW board 15 on the scribe line 24 using a connecting part. Further, the connection portion may be provided between the wiring and the pad, or between the wirings.
次に、この発明の第3実施例を述べる。前述したように
、3i基板と電気的に接続される配線等は、ウェットエ
ツチングの際に、局部電池形成作用によるエツチングの
他に、異棟金属接触作用によるエツチングが生じてエツ
チングが促進され、3i基板と電気的に絶縁されている
配線等と比べて10〜40%程度のエツチング細りが生
じる。Next, a third embodiment of the invention will be described. As mentioned above, during wet etching, wiring etc. that are electrically connected to the 3i substrate are etched not only by the local battery formation effect, but also by the contact effect of different metals, which promotes etching. Etching thinning occurs by about 10 to 40% compared to wiring that is electrically insulated from the substrate.
そこで、この実施例では、前述の接続部を設けずに、8
1基板に接続される側の配線等に対するフォトレジスト
パターンを、エツチング細りを見越してその細り相当分
だけ予め太く形成するようにしたものである。Therefore, in this embodiment, 8
The photoresist pattern for wiring, etc. on the side connected to one substrate is formed in advance to be thicker by an amount corresponding to the thinning in anticipation of thinning during etching.
そして、上述の異種金属接触作用によるエツチング促進
の度合は、その配線パターン等と3i基板との間の接続
抵抗に依存する場合は第5図に示すように、フォトレジ
ストパターンを予め太くパターニングしておく。その度
合は、3i基板と電気的に接続されているコンタクト部
(前記第2図にJ3けるコンタクト部22Gに相当)の
個数に応じて10〜40%程度の範囲で太くなるように
設定されている。If the degree of acceleration of etching due to the above-mentioned contact effect of different metals depends on the connection resistance between the wiring pattern, etc. and the 3i substrate, as shown in FIG. put. The thickness is set to be approximately 10 to 40% thicker depending on the number of contact portions (corresponding to contact portion 22G in J3 in FIG. 2) electrically connected to the 3i board. There is.
E発明の効果]
以上説明したように、この発明によれば、導電性基板に
接続状態とするための接続部を当該導電性基板に非接続
の導電性膜に設けたので、選択エツチングにより形成さ
れる所要の各パターンが、導電?!I基板に対し電気的
に接続又は非接続となるものであっても、ウェットエツ
チングの間中、これらの各パターンは全て導電性基板に
接続状態とされて同一のエツチング作用を受け、均一な
ウェット]ニツチングが進行して精度のよいエツチング
細工をなすことができるという利点がある。E. Effects of the Invention] As explained above, according to the present invention, since the connection portion for connecting to the conductive substrate is provided on the conductive film not connected to the conductive substrate, the connection portion can be formed by selective etching. Is each pattern required to be conductive? ! Even if they are electrically connected or disconnected to the I substrate, all of these patterns are connected to the conductive substrate during wet etching and receive the same etching action, ensuring uniform wet etching. ] The advantage is that the knitting progresses and a highly accurate etching work can be achieved.
第1図はこの発明に係るウエットエツヂフグ法の第1実
施例に適用される接続部及び被エツチング配線パターン
等を示す平面図、第2図は第1図のA−A線拡大断面図
、第3図は第1図のB−B線拡大断面図、第4図はこの
発明の第2実施例に適用される接続部及び被エツチング
配線パターン等を示J平面図、第5図はこの発明の第3
実施例におけるコンタクト部の個数と予め太く形成され
るフォトレジストパターンの幅との関係を示J特性図、
第6図は従来のウエットエツヂフグ法に適用される@置
を示す構成図である。
15:Si基板(導電性基板)、
16 : S i 02膜(絶縁膜)、19:Si基板
と電気的に接続されている配線パターン、
20:Si基板に対し絶縁されている配線パターン、
21a、21b:パッド、
22a〜22C:コンタクト部、
24ニスクライブライン、25.26:接続部。
代理人 弁理士 三 好 保 力筒4図
→ コンタクト部の数0り
第5図FIG. 1 is a plan view showing a connecting portion and a wiring pattern to be etched applied to a first embodiment of the wet etching method according to the present invention, and FIG. 2 is an enlarged cross-sectional view taken along the line A-A in FIG. 1. , FIG. 3 is an enlarged sectional view taken along the line B-B in FIG. Third part of this invention
J characteristic diagram showing the relationship between the number of contact parts and the width of the photoresist pattern formed thick in advance in the example,
FIG. 6 is a block diagram showing an arrangement applied to the conventional wet puffer fish method. 15: Si substrate (conductive substrate), 16: Si02 film (insulating film), 19: wiring pattern electrically connected to the Si substrate, 20: wiring pattern insulated with respect to the Si substrate, 21a , 21b: pad, 22a to 22C: contact section, 24 scribe line, 25.26: connection section. Agent: Yasu Miyoshi, Patent Attorney Diagram 4 of power tube → Number of contact parts Diagram 5
Claims (1)
に当該導電性基板に部分的に接続された導電性膜及び当
該導電性基板に非接続の導電性膜を選択エッチングして
所要のパターンを形成するウェットエッチング法におい
て、 前記導電性基板に接続状態とするための接続部を前記非
接続の導電性膜に設け、前記両導電性膜を所要のパター
ンにエッチング形成後に前記接続部を切断することを特
徴とするウェットエッチング法。[Claims] Selectively etching a conductive film provided on an insulating film formed on a conductive substrate and partially connected to the conductive substrate and a conductive film not connected to the conductive substrate. In the wet etching method, a connection part for connecting to the conductive substrate is provided on the unconnected conductive film, and after both conductive films are etched into the desired pattern, the conductive film is etched into the desired pattern. A wet etching method characterized by cutting the connections.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30309187A JPH01145818A (en) | 1987-12-02 | 1987-12-02 | Wet etching |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30309187A JPH01145818A (en) | 1987-12-02 | 1987-12-02 | Wet etching |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01145818A true JPH01145818A (en) | 1989-06-07 |
Family
ID=17916783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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JP (1) | JPH01145818A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011020525A (en) * | 2009-07-14 | 2011-02-03 | Honda Motor Co Ltd | Lower structure for vehicle door |
-
1987
- 1987-12-02 JP JP30309187A patent/JPH01145818A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2011020525A (en) * | 2009-07-14 | 2011-02-03 | Honda Motor Co Ltd | Lower structure for vehicle door |
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