JPH01140493A - Mos type dynamic ram - Google Patents
Mos type dynamic ramInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明はMO8型ダイナミックRAMに関し、特に書込
み・読出ししないときにビット線を中間電位にプリチャ
ージする機能をもつMOS型ダイケミRAMに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an MO8 type dynamic RAM, and particularly to a MOS type die-chemi RAM having a function of precharging a bit line to an intermediate potential when not writing or reading.
従来、この棟のMO8’H3ダイナミックRAMは、第
5図に示すように、それぞれ1つのNチャネルMO8型
のトランジスタ(QMI 、 QM2 )と1つの容−
1i1i子(Cy1* 0M2 )とを備えマトリクス
状に配列された複数のメモリセル(MC,、MC2)
と、これらメモリセルと接続する複数の第1及び第2の
ビット線(Bl 、B2 )及びワード線(Wl。Conventionally, the MO8'H3 dynamic RAM in this building has each had one N-channel MO8 type transistor (QMI, QM2) and one capacitor, as shown in FIG.
A plurality of memory cells (MC,, MC2) arranged in a matrix with 1i1i children (Cy1*0M2)
and a plurality of first and second bit lines (Bl, B2) and word lines (Wl) connected to these memory cells.
Wt)とを備え友メモリアレイ1と、書込み・読出しの
ない期間に、第1及び第2のビット線(B!。Wt), and the first and second bit lines (B!.
Bz)k同一の中間電位にプリチャージするビット線中
間電位発生部2と、それぞれPチャネルMO8型のトラ
ンジスタQ8!、Q82及びNチャネルMO8型のトラ
ンジスタQsa、Qs4を備え第I及び第2の入出力端
を対応する第1及び第2のビット線(B1 sB2
)と接続してこれら第1及び第2のビット線(Hl 、
B2 )間の電位差を増幅するフリップフロップ差動増
幅型の複数のセンス増幅器3と、書込み・読出し時にセ
ンス増幅器3を駆動するセンス増幅器駆動部4とを有す
る構成となっていた。Bz)k A bit line intermediate potential generation unit 2 precharging to the same intermediate potential and a P-channel MO8 type transistor Q8! , Q82 and N-channel MO8 type transistors Qsa, Qs4.
) to connect these first and second bit lines (Hl,
The configuration includes a plurality of flip-flop differential amplification type sense amplifiers 3 that amplify the potential difference between B2) and a sense amplifier driver 4 that drives the sense amplifiers 3 during writing and reading.
次に、このMO8型ダイナミックRAMの動作について
説明する。Next, the operation of this MO8 type dynamic RAM will be explained.
第6図は第5図に示されたMOS型ダイケミRAMの各
部信号の波形図である。FIG. 6 is a waveform diagram of signals of various parts of the MOS type die-chemistry RAM shown in FIG. 5.
はじめは、ビットmBx、Bzは電源電圧VOOと接地
電位(OV)との間の中間電位VMD“にプリチャージ
されている。Initially, bits mBx and Bz are precharged to an intermediate potential VMD" between power supply voltage VOO and ground potential (OV).
読出し時等で、1つのワード線W1が選択されこのワー
ドaWt の電圧VWI’が立上ると、メモリセルMC
!のトランジスタQMIが導通し、ビット線B1とメモ
リセルMC,の容量素子CMIとが薄合し、メモリセル
MC!が高レベルのデータであればビ。When one word line W1 is selected during reading, and the voltage VWI' of this word aWt rises, the memory cell MC
! Transistor QMI of memory cell MC becomes conductive, bit line B1 and capacitive element CMI of memory cell MC become thin, and memory cell MC! is high-level data.
ト線B、の電圧VBIがわずかに高くなる。The voltage VBI on line B becomes slightly higher.
次に、センス増幅器駆動回路4への活性化信号Φ1が立
上ると、センス増幅器3に電圧■81 、v82が供給
され、センス増幅器3はビット線B1,82間の電位差
金増重すると共に出力する。Next, when the activation signal Φ1 to the sense amplifier drive circuit 4 rises, voltages 81 and v82 are supplied to the sense amplifier 3, and the sense amplifier 3 increases the potential difference between the bit lines B1 and 82 and outputs do.
ここで、ワード線W、 Kは電源電圧VOOより高い電
圧が印加されており、従ってメモリセルMCIのトラン
ジスタQM1 −′ と容量素子CMIとの接続
点(以下節点Nlという)の電圧VMIはビット線Bl
の電圧VBIK追従し、電源電圧VOOまで上昇する。Here, a voltage higher than the power supply voltage VOO is applied to the word lines W and K, and therefore the voltage VMI at the connection point (hereinafter referred to as node Nl) between the transistor QM1-' of the memory cell MCI and the capacitive element CMI is equal to the bit line. Bl
The voltage VBIK follows and rises to the power supply voltage VOO.
このようにしてメモリセルMC!はリフレッシュされる
。In this way, memory cell MC! is refreshed.
次に、ワード線W!及び活性化信号0里の電圧が下降し
、ビット線中間電位発生部2への活性化信号Φ2が立上
ると、ビット線中間電位発生部2によQビット線B!
、B2が中間電位VMD“にグリチャージされ次の読出
し・書込みに備えられる。Next, the word line W! When the voltage of the activation signal 0 falls and the activation signal Φ2 to the bit line intermediate potential generating section 2 rises, the bit line intermediate potential generating section 2 causes the Q bit line B!
, B2 are recharged to the intermediate potential VMD" in preparation for the next read/write.
このビットad、、B2の電圧は、メモリセルMC1,
MC2のデータが高レベルであってもま几低レベルであ
っても同一の中間電位VMD“となる。The voltage of the bits ad, , B2 is the voltage of the memory cells MC1, , B2.
Whether the data of MC2 is at a high level or a low level, the same intermediate potential VMD is obtained.
すなわち、ビット線中間電位発生部2はビット線B+、
B2’eバランスさせる機能をもっている。That is, the bit line intermediate potential generation section 2 generates the bit line B+,
It has a B2'e balancing function.
上述しt従来のMO8型ダイナミックRAMは、選択時
のワードrfA (Wl 、 Wz )の電圧Vwl
′、■W2’全電源電圧VOOより高い電圧にする構成
となっているので、ワードa(Wt 、Wt )への
電圧供給回路が大きくなり制御が複雑になるという欠点
がある。As mentioned above, in the conventional MO8 type dynamic RAM, the voltage Vwl of the word rfA (Wl, Wz) at the time of selection is
', 2W2' Since the voltage is higher than the total power supply voltage VOO, there is a drawback that the voltage supply circuit to word a (Wt 2 , Wt 2 ) becomes large and the control becomes complicated.
一方、選択時のワード線(Wl 、Wz )の電圧を電
源電圧Vcoと同一レベルにすると、第7図に示すよう
に、節点N!の電圧VMIと中間電位VMD“との差が
、データが高レベルのときはトランジスタQMIのしき
い値電圧により小さく、データが低レベルのときは大き
くなり、高レベル【対するセンス増幅器3の動作余裕が
低下するという欠点がある。On the other hand, if the voltage of the word line (Wl, Wz) at the time of selection is set to the same level as the power supply voltage Vco, as shown in FIG. 7, the node N! The difference between the voltage VMI and the intermediate potential VMD is smaller when the data is at a high level due to the threshold voltage of the transistor QMI, and becomes larger when the data is at a low level. It has the disadvantage that it decreases.
本発明の目的は、選択時のワード線の電圧全電源電圧と
同一レベルにしても簡単な構成で、メモリセルのデータ
が高レベルのときと低レベルのときとの第1及び第2の
ビット線の中間電位に対する電位差をバランスさせるこ
とができ、従ってセンス増幅器の動作余裕を増すことが
できかつワード線電圧供給回路の規模を低減することが
できるMO8型ダイナミック几AMi提供することにあ
る。An object of the present invention is to provide a simple configuration even when the voltage of the word line at the time of selection is set to the same level as the total power supply voltage, and the first and second bits when the data of the memory cell is at a high level and when it is at a low level. An object of the present invention is to provide an MO8 type dynamic AMi that can balance the potential difference with respect to the line intermediate potential, thereby increasing the operating margin of a sense amplifier and reducing the scale of a word line voltage supply circuit.
〔問題点全解決するための手段〕
不発明のMO8型ダイナミック凡AMは、マトリクス状
に配列された複数のメモリセルと、これらメモリセルと
接続する複数の累1及び第2のビット線及びワード線と
全備えたメモリアレイと、書込み・読出しのない期間に
前記%第1及び第2のビット線を同一の中間電位にプリ
チャージするビット線中間電位発生部と、それぞれドレ
イン(又はソース)全対応する前記号1のビット線と凄
続しゲートが所定の電位に保持されt複数の箒1のトラ
ンジスタと、それぞれドレイン(又はソース)を対応す
る前記第2のビット線と接続しゲートが所定の電位に保
持された複数の第2のトランジスタと、それぞれ第1の
入出力端を対応する前記第1のトランジスタのソース(
又はドレイン)と接続し第2の入出力端全対応する前記
名2のトランジスタのソース(又はドレイン)と接快し
対応する前記第1及び第2のビット線間の電位差全増幅
するフリラグフロップ差動増電型の複数のセンス増幅器
とを有している。[Means for solving all problems] The uninvented MO8 type dynamic AM has a plurality of memory cells arranged in a matrix, a plurality of first and second bit lines and word lines connected to these memory cells. a bit line intermediate potential generating section that precharges the first and second bit lines to the same intermediate potential during periods when no writing or reading is performed; The gates are connected to the corresponding bit lines 1 and held at a predetermined potential, and the drains (or sources) of the plurality of transistors 1 are connected to the corresponding second bit lines, and the gates are held at a predetermined potential. a plurality of second transistors held at a potential of
A free-lag flop that connects to the second input/output terminal (or drain) and connects to the source (or drain) of the corresponding transistor of name 2 and amplifies the entire potential difference between the corresponding first and second bit lines. It has a plurality of differential boost type sense amplifiers.
次に、本発明の実施列について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の第1の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
この実施例が1@5図に示された従来のMO8型ンを対
応する第1のビット線(Bl )と接続しソースを対応
するセンス増幅器3の第1の入出力端と接続しゲートに
電源電圧VOO全接続し几複数のNチャネルMO8型の
第1のトランジスタ(Ql)と、それぞれドレインを対
応する第2のビット線(B2 )と接続しソースを対応
するセンス増幅器3の第2の入出力端と接続しゲートに
電源電圧■oo t’接続した複数のNチャネルMO
8型の第2のトランジスタ(Q2 )と全役は交点にあ
る。In this embodiment, the conventional MO8 type shown in Figure 1@5 is connected to the corresponding first bit line (Bl), the source is connected to the first input/output terminal of the corresponding sense amplifier 3, and the gate is connected to the first input/output terminal of the corresponding sense amplifier 3. A plurality of N-channel MO8-type first transistors (Ql) are connected to the power supply voltage VOO, and their drains are connected to the corresponding second bit lines (B2), and their sources are connected to the second transistors of the corresponding sense amplifiers 3. Multiple N-channel MOs connected to the input/output terminals and connected to the power supply voltage ■oot' to the gates
The second transistor (Q2) of type 8 and the full role are at the intersection.
矢に、この実施例の動作について説明する。The operation of this embodiment will be explained below.
iK2図はこの実施例の動作全説明するtめの各部信号
の波形図である。Figure iK2 is a waveform diagram of the signals of the t-th parts, which explains the entire operation of this embodiment.
読出し時等で、ワード線W1が選択され、このワード線
Wlの電圧VWIが立上ると、メモリセルMC1とビッ
ト線B1とが結合し、活性化信号Φ!が立上るとセンス
増幅器3に電圧V81.V82が供給されてセンス増幅
器3はビット線H! 、82間の電位差全増幅し出力す
る。When word line W1 is selected during reading, etc., and voltage VWI of word line W1 rises, memory cell MC1 and bit line B1 are coupled, and activation signal Φ! rises, the sense amplifier 3 receives the voltage V81. V82 is supplied and the sense amplifier 3 goes to the bit line H! , 82 is fully amplified and output.
ここでセンス増幅器3の第1の入出力端の電圧VOIは
、メモリセルMC,のデータが高レベルのとき、電源電
圧VOCまで上昇するが、ビット線B!の’If圧はト
ランジスタQ!のしきい値電圧により、電源電圧VOO
より一段低い電圧までしか上昇しない。Here, the voltage VOI at the first input/output terminal of the sense amplifier 3 rises to the power supply voltage VOC when the data of the memory cell MC is at a high level, but the voltage VOI at the first input/output terminal of the sense amplifier 3 rises to the power supply voltage VOC, but the voltage VOI at the first input/output terminal of the sense amplifier 3 rises to the power supply voltage VOC. 'If pressure is transistor Q! The threshold voltage of the power supply voltage VOO
It will only rise to a voltage one step lower.
節点N!の電圧VMIはビット線B1の電圧VB□に追
従する。Node N! The voltage VMI follows the voltage VB□ of the bit line B1.
次に、活性化信号Φ2が立上りビット線中間電位発生部
2が動作すると、ビット線B、、B、の電圧VBI 、
VB2にバランスし電源電圧VOOよジー段低い電圧
と接地電位との中間の中間電位VMDとなる。Next, when the activation signal Φ2 rises and the bit line intermediate potential generating section 2 operates, the voltage VBI of the bit lines B, ,B,
It becomes an intermediate potential VMD between a voltage balanced with VB2 and one level lower than the power supply voltage VOO and the ground potential.
従って、節点Nlは電源電圧VOOより一段低い電圧ま
でしかならないが、ビット線Bl 、B2の電圧VB!
、■B2と中間電位VMDとの間の電位差は、メモリセ
ルのデータが高レベルであっても低レベルであってもそ
の絶対値はほぼ等しくなジ、センス増@D3の動作余裕
は高レベル、低レベルとも同種とすることができ、従っ
て動作余裕金増すことができる。Therefore, the voltage at the node Nl is only one step lower than the power supply voltage VOO, but the voltage on the bit lines Bl and B2 is VB!
, ■ The absolute value of the potential difference between B2 and the intermediate potential VMD is almost the same whether the data in the memory cell is at a high level or a low level. , and low levels can be made the same, thus increasing operating margin.
第3図は不発明の第2の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the invention.
この実施例は、第1及び第2のトランジスタQl +Q
2のゲート電圧をゲート電圧発生回路5によジ供給し、
このゲート電圧を任意に変えることができるようにしt
ものである。In this embodiment, the first and second transistors Ql +Q
2 is supplied to the gate voltage generation circuit 5,
This gate voltage can be changed arbitrarily.
It is something.
このゲート電圧を変えることによジ、ビット線Br
、 Bz 17)’を圧Vnt 、 VB2に最Jノ中
M電位VMD’とすることができる。微細化が進むとメ
モリセル(Met 、MCz )の容i:素子<CMx
、CN3)の酸化膜厚が薄くなるので、この酸化膜の耐
電圧特性が低下するが、この実施例全適用することによ
ジ、容量素子(CMI、CN3)の電極間電圧勿低くく
することができる利点がある。By changing this gate voltage, bit line Br
, Bz 17)' can be set to the voltage Vnt and VB2 to the maximum potential VMD'. As miniaturization progresses, the capacity of memory cells (Met, MCz) i: element < CMx
, CN3) becomes thinner, so the withstand voltage characteristics of this oxide film decreases, but by applying all of these examples, the voltage between the electrodes of the capacitive element (CMI, CN3) can be lowered. There is an advantage that it can be done.
以上説明したように不発明は、ビット線とセンス増幅器
の入出力端との間にそれぞれトランジスタを入れる構成
とすることにより、選択時のワード線の電圧全電源電圧
と同一レベルにしても、簡単な回路でメモリセルのデー
タが高レベルのときと低レベルのときの第1及び第2の
ビット線の電圧と中間電位との間の電位差を同程度にす
ることができ、従ってセンス増幅器の動作余裕を増すこ
とができ、かつワード線の電圧供給回路の規模を低減す
ることができる効果がある。As explained above, by configuring transistors to be inserted between the bit line and the input/output terminal of the sense amplifier, the word line voltage at the time of selection can be easily made to the same level as the total power supply voltage. With this circuit, it is possible to make the potential difference between the voltages of the first and second bit lines and the intermediate potential to be the same when the data of the memory cell is at a high level and at a low level, and therefore the operation of the sense amplifier is This has the effect of increasing the margin and reducing the scale of the word line voltage supply circuit.
第1図は不発明の第1の実施例を示す回路図、第2図は
答1図に示された実施例の動作を説明するための各部信
号の波形図、第3図は本発明の第2の実施例を示す回路
図、第4図は第3図に示された実施例の動作′fr:説
明するための各部信号の波形図、第5図は従来のMO8
型ダイナミック九AMの一例を示す回路図、第6図及び
第7図は第5図に示されたMO8型ダイナミックRA
Mの動作を説明する之めの各部信号の波形図である。
1・・・メモリアレイ、2・・・ビット憩中間電位発生
部、3・・・センス増@器、4・・・センス増@器駆動
部、5・・・ゲート電圧発生回路s Bl + 82
・・・ビット線、CMI 、 0M2・・・答仝素子、
MCI、MC2・・・メモリセル、Ql eQs #Q
M1 eQvz*Qs】〜Qs4− hランジスタ、W
l 、W2 ・・・ワード線。
代理人 弁理士 内 原 昔
時間
第2図
時間
第6図
1間
第7図FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a waveform diagram of signals of each part to explain the operation of the embodiment shown in FIG. FIG. 4 is a circuit diagram showing the second embodiment. FIG. 4 is a waveform diagram of the signals of each part for explaining the operation of the embodiment shown in FIG. 3. FIG.
A circuit diagram showing an example of type dynamic 9 AM, FIGS. 6 and 7 are MO8 type dynamic RA shown in FIG.
FIG. 4 is a waveform diagram of signals of various parts for explaining the operation of M. DESCRIPTION OF SYMBOLS 1...Memory array, 2...Bit rest intermediate potential generation section, 3...Sense intensifier, 4...Sense intensifier driver, 5...Gate voltage generation circuit s Bl + 82
...bit line, CMI, 0M2...answer element,
MCI, MC2...Memory cell, Ql eQs #Q
M1 eQvz*Qs]~Qs4-h transistor, W
l, W2...word line. Agent Patent Attorney Uchihara Former Time Figure 2 Time Figure 6 Time Figure 1 Figure 7
Claims (1)
メモリセルと接続する複数の第1及び第2のビット線及
びワード線とを備えたメモリアレイと、書込み・読出し
のない期間に前記各第1及び第2のビット線を同一の中
間電位にプリチャージするビット線中間電位発生部と、
それぞれドレイン(又はソース)を対応する前記第1の
ビット線と接続しゲートが所定の電位に保持された複数
の第1のトランジスタと、それぞれドレイン(又はソー
ス)を対応する前記第2のビット線と接続しゲートが所
定の電位に保持された複数の第2のトランジスタと、そ
れぞれ第1の入出力端を対応する前記第1のトランジス
タのソース(又はドレイン)と接続し第2の入出力端を
対応する前記第2のトランジスタのソース(又はドレイ
ン)と接続し対応する前記第1及び第2のビット線間の
電位差を増幅するフリップフロップ差動増幅型の複数の
センス増幅器とを有することを特徴とするMOS型ダイ
ナミックRAM。A memory array comprising a plurality of memory cells arranged in a matrix, and a plurality of first and second bit lines and word lines connected to these memory cells; and a bit line intermediate potential generation unit that precharges the second bit line to the same intermediate potential;
a plurality of first transistors each having a drain (or source) connected to the corresponding first bit line and having a gate held at a predetermined potential; and a plurality of first transistors each having a drain (or source) connected to the corresponding second bit line. a plurality of second transistors whose gates are held at a predetermined potential; and a plurality of second input/output terminals each having a first input/output terminal connected to the source (or drain) of the corresponding first transistor; and a plurality of flip-flop differential amplification type sense amplifiers connected to the sources (or drains) of the corresponding second transistors and amplifying the potential difference between the corresponding first and second bit lines. Characteristic MOS type dynamic RAM.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62299115A JP2605759B2 (en) | 1987-11-26 | 1987-11-26 | MOS type dynamic RAM |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62299115A JP2605759B2 (en) | 1987-11-26 | 1987-11-26 | MOS type dynamic RAM |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01140493A true JPH01140493A (en) | 1989-06-01 |
JP2605759B2 JP2605759B2 (en) | 1997-04-30 |
Family
ID=17868313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62299115A Expired - Lifetime JP2605759B2 (en) | 1987-11-26 | 1987-11-26 | MOS type dynamic RAM |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2605759B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03147594A (en) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | Semiconductor memory device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5354430A (en) * | 1976-10-27 | 1978-05-17 | Nec Corp | Memory integrated circuit |
-
1987
- 1987-11-26 JP JP62299115A patent/JP2605759B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5354430A (en) * | 1976-10-27 | 1978-05-17 | Nec Corp | Memory integrated circuit |
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JPH03147594A (en) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
JP2605759B2 (en) | 1997-04-30 |
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