KR920001051Y1 - Semiconductor memory device having isolation tr - Google Patents
Semiconductor memory device having isolation trInfo
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Abstract
내용 없음.No content.
Description
제1도는 본 고안의 1실시예에 따른 1/2Vcc프리챠지방식의 다이나믹형 RAM의 일부를 나타낸 회로도.1 is a circuit diagram showing a part of a 1 / 2Vcc precharge type dynamic RAM according to an embodiment of the present invention.
제2도는 종래의 다이나믹형 RAM의 일부를 나타낸 회로도이다.2 is a circuit diagram showing a part of a conventional dynamic RAM.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1 : 재저장회로 2 : 센스증폭기1: Restorage Circuit 2: Sense Amplifier
BL,: 비트선 T1, T2: 장벽트랜지스터BL, : Bit line T 1 , T 2 : Barrier transistor
[산업상의 이용분야][Industrial use]
본 고안은 반도체기억장치에 관한 것으로, 특히 비트선과 센스증폭기사이에 장벽트랜지스터를 갖춘 반도체기억장치에서는 비트선과 재저장회로(restore 回路)의 접속에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a connection between a bit line and a restore circuit in a semiconductor memory device having a barrier transistor between a bit line and a sense amplifier.
[종래의 기술 및 그 문제점][Traditional Technology and Problems]
이런 종류의 종래의 메모리, 예컨대 다이나믹형 RAM에 있어서는, 제2도에 나타낸 바와 같이 메모리셀어레이의 각 열의 비트선쌍(BL,)의 일단측에 직렬로, 예컨대 N챈널형 MOS트랜지스터로 된 장벽트랜지스터(T1, T2)가 삽입되고 이 장벽트랜지스터(T1, T2)를 기준으로 해서 메모리 셀측과는 반대측의 비트선쌍부분에는 재저장회로 (1) 및 동기신호(ψ1)를 받아 센스증폭ㆍ랫치동작을 행하는 동기형 센스증폭기(2)가 접속되어 있다. 또한, 비트선쌍(BL,)의 타단측에는 프리챠지ㆍ등화회로(도시되지 않음)가 접속되어 있다.In this type of conventional memory, such as a dynamic RAM, as shown in FIG. 2, the bit line pair BL of each column of the memory cell array is shown. ) One end in series to the side, for example, N Chan neolhyeong the barrier transistor of the MOS transistor (T 1, T 2) is inserted and the barrier transistor (T 1, T 2) to, based on the memory cell side and is on the opposite side of the bit line pair of A portion thereof is connected with a restoring circuit 1 and a synchronous sense amplifier 2 which receives a synchronous signal ψ 1 and performs a sense amplification / latching operation. In addition, the bit line pair BL, On the other end side, the precharge and equalization circuit (not shown) is connected.
주지하고 있는 바와 같이 다이나믹형 RAM에서의 메모리셀데이터의 독출은 비트선쌍(BL,)에 발생하는 미소한 전위차를 센스증폭기(2)로 증폭해서 독출테이터 ˝1˝또는 ˝0˝을 결정하는 것이지만, 다이나믹형 RAM의 집적화가 진행되면 될수록 비트선쌍(BL,)의 부하용량이 커져 센스시간이 길어지게 되는 문제가 발생하게 되는 바, 그 대책으로서 비트선쌍(BL,)과 센스증폭기(2)사이에 상기 장벽트랜지스터(T1, T2)의한 저항성분을 삽입시켜 센스증폭기(2)에 의해 비트선전위의 랫치를 빨리 행하도록 되어 있다.As is well known, reading of memory cell data in a dynamic RAM is performed by using a bit line pair BL, A small potential difference amplified by the amplifier is amplified by the sense amplifier 2 to determine readout data '1' or '0', but as the integration of the dynamic RAM proceeds, the bit line pair BL, ) Increases the load capacity and lengthens the sense time. As a countermeasure, the bit line pair BL The resistance components of the barrier transistors T 1 and T 2 are inserted between the transistor and the sense amplifier 2 so as to quickly latch the bit line potential by the sense amplifier 2.
상기 장벽트랜지스터(T1, T2)의 게이트에는 장벽제어신호(ψT)가 공급되고 있는데, 이 장벽제어신호(ψT)로는 다음 표에 나타낸 전위가 사용되고 있다.The barrier control signal ψ T is supplied to the gates of the barrier transistors T 1 and T 2 , and the potentials shown in the following table are used as the barrier control signal ψ T.
[표 1]TABLE 1
여기서, VT는 장벽트랜지스터(T1, T2)의 임계전압을 나타낸다. 상기 표에 나타낸 바와 같이, 1/2Vcc프리챠지방식에 있어서는, ψT신호로서 재저장기간에는 다른 기간과는 다른 ≥Vcc+VT전위로 승압시킬 필요가 있게 된다.Here, V T represents threshold voltages of the barrier transistors T 1 and T 2 . As shown in the above table, in the 1/2 Vcc precharge system, it is necessary to step up to a ≧ Vcc + V T potential different from the other periods in the restoring period as a ψ T signal.
상기 종래의 메모리에 있어서는 메모리주변회로로서 상기 장벽제어신호(ψT)를 발생시켜 주기 위한 승압회로가 필요하게 되고, 그에 따라 회로설계가 복잡하게 되고, 또 회로구성도 복잡하게 되며, 메모리칩상의 점유면적의 증대, 더 나아가서는 메모리칩면적의 증대를 초래하게 되는 문제가 있었다.In the conventional memory, a boost circuit for generating the barrier control signal ψ T is required as a memory peripheral circuit, which results in complicated circuit design and complicated circuit configuration. There has been a problem that the increase of the occupied area, and furthermore, the increase of the memory chip area.
[고안의 목적][Purpose of designation]
이에 본 고안은 상기와 같은 사정을 감안해서 이루어진 것으로, 장벽트랜지스터의 게이트전위가 일정하게 되어 장벽트랜지스터 제어신호용 승압회로를 필요로 하지 않아 회로설계가 간단하고, 회로구성도 간단하며, 칩면적소형화를 도모할 수 있는 장벽트랜지스터를 갖춘 반도체기억 장치를 제공하고자 함에 그 목적이 있다.The present invention has been made in view of the above circumstances, and since the gate potential of the barrier transistor becomes constant, it does not require a boost circuit for the barrier transistor control signal, so the circuit design is simple, the circuit configuration is simple, and the chip area size is reduced. An object of the present invention is to provide a semiconductor memory device having a barrier transistor.
[고안의 구성][Composition of design]
상기한 목적을 달성하기 위한 본 고안에 따른 장벽트랜지스터를 갖춘 반도체기억장치는, 전원전위(Vcc)와 접지전위(Vss)의 중간전위인 정도의 1/2Vcc로 프리챠지되는 비트선쌍(BL,)과, 이 비트선쌍(BL,)에 접속된 비트선센스증폭기(2), 상기 비트선쌍(BL,)에 접속된 재저장회로(1) 및, 상기 비트선쌍(BL,)과 상기 비트선센스증폭기(2)사이에 설치된 장벽트랜지스터(T1, T2)를 갖춘 반도체기억장치에 있어서, 상기 장벽트랜지스터(T1, T2)의 게이트에 일정전위를 공급하고, 상기 비트선쌍 (BL,)에 직접 재저장회로(1)를 접속시킨 것을 특징으로 한다.A semiconductor memory device having a barrier transistor according to the present invention for achieving the above object is a bit line pair (BL, precharged to 1 / 2Vcc of the intermediate potential between the power supply potential (Vcc) and the ground potential (Vss)) ) And this bit line pair (BL, Bit line amplifier (2) connected to the And a bit line pair BL, In the semiconductor memory device having a barrier transistor (T 1 , T 2 ) provided between the transistor and the bit line sense amplifier (2), supplying a constant potential to the gate of the barrier transistor (T 1 , T 2 ), Bit line pair (BL, Is directly connected to the restoring circuit (1).
[작용][Action]
상기한 바와 같이 구성된 본 고안에 의하며, 장벽트랜지스터의 삽입에 따른 효과를 손상시키지 않으면서도 장벽트랜지스제어신호용 승압회로가 불필요하게 되므로, 회로설계나 패턴설계의 간단화와 회로구성의 간단화 및 칩면적의 소형화가 가능해지게 된다.According to the present invention configured as described above, the step-up circuit for the barrier transistor control signal is unnecessary without compromising the effect of the insertion of the barrier transistor, so that the circuit design, the pattern design, the circuit configuration and the chip are simplified. It is possible to miniaturize the area.
[실시예]EXAMPLE
이하, 예시도면을 참조해서 본 고안의 1실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 예컨대 1/2Vcc프리챠지방식의 다이나믹형 RAM의 메모리셀어레이에서의 1열분에 대응하는 비트선쌍(BL,)에 대한 재저장회로(11)와 장벽트랜지스터 (T1, T2) 및 동기형 센스증폭기(2)의 회로접속을 나타낸 것으로, 그 회로구성은 제2도를 참조해서 상술한 회로접속에 비해 재저장회로(1)가 비트선쌍(BL,)에 직접접속되어 있는〔즉, 장벽트랜지스터(T1, T2)를 기준으로 해서 메모리셀측에 접속되어 있는〕점과 이 장벽트랜지스터(T1, T2)의 게이트에 일정전위 예컨대 전원전위(Vcc)가 인가되는 점이 다를뿐 그 이외의 것은 같기 때문에 동일한 참조부호를 붙이되 그 설명은 생략하기로 한다.1 shows a pair of bit lines BL corresponding to one column in a memory cell array of, for example, a 1/2 Vcc precharge type dynamic RAM. Circuit connection of the restoring circuit 11, the barrier transistors T 1 , T 2 and the synchronous sense amplifier 2 to the circuit structure is shown in FIG. The restoring circuit 1 includes the bit line pair BL, ) [I.e., the barrier transistor (T 1, T 2) to the to the memory connected to the cell side reference], which is directly connected to the point and the barrier transistor (T 1, T 2) a constant potential for example, the power source potential to the gate of the ( Since Vcc) is different, the others are the same, and the same reference numerals are used, and the description thereof will be omitted.
상기 실시예는 CMOS(상보성 절연게이트형) 메모리의 경우를 나타낸것으로, 센스증폭기(2)는 2개 N챈널성장형 MOS트랜지스터(N1, N2)가 플립플롭회로를 형성하도록 접속되어 이루어지는 바, 센스증폭기제어신호(ψT)에 의해 스위칭제어되는 N챈널 성장형 MOS트랜지스터(N3)에 의해 동작과 비동작상태가 제어되도록 되어 있다. 또, 장벽트랜지스터(T1, T2)로는 각각 N챈널 성장형 MOS트랜지스터가 사용되고 있다. 또한, 재저장회로(1)는 2개의 P챈널 성장형 MOS트랜지스터(P1, P2)가 플립플롭회로를 형성하도록 접속되어 이루어지는 바, 재저장제어신호에 의해 동작과 비동작상태가 제어되도록 되어 있다.The above embodiment shows a case of a CMOS (complementary insulated gate type) memory, in which the sense amplifier 2 is formed by connecting two N-channel growth-type MOS transistors N 1 and N 2 to form a flip-flop circuit. The N-channel growth type MOS transistor N 3 , which is switched and controlled by the sense amplifier control signal ψ T , is configured to control the operation and the non-operation state. N-channel growth type MOS transistors are used as the barrier transistors T 1 and T 2 , respectively. In addition, the restoring circuit 1 is formed by connecting two P-channel growth-type MOS transistors P 1 and P 2 to form a flip-flop circuit, so that the operation and non-operation states are controlled by the restoring control signal. have.
다음에는 상기와 같이 구성된 1/2Vcc프리챠지방식의 다이나믹형 RAM의 동작을 설명한다.Next, the operation of the 1 / 2Vcc precharge type dynamic RAM configured as described above will be described.
(1) 프리챠지동작시에는, 장벽트랜지스터(T1, T2)의 게이트전위(Vcc)가 〔비트선프리챠지전위(1/2Vcc)+장벽트랜지스터(T1, T2)의 임계전압(VT)〕보다 높기 때문에, 장벽트랜지스터(T1, T2)가 온상태로 되어 프리챠지회로(도시되지 않음)에 의한 비트선프리챠지동작에 지장은 발생하지 않게 된다.Threshold voltage of (1) at the time of the precharge operation, the barrier transistor (T 1, T 2), the gate potential (Vcc) is [bit line pre-charging potential (1 / 2Vcc) + barrier transistor (T 1, T 2) of the ( V T )], the barrier transistors T 1 and T 2 are turned on so that no interruption occurs in the bit line precharge operation by the precharge circuit (not shown).
(2) 메모리셀데이터의 독출시에는, 먼저 샌스증폭기제어신호(ψT)가 하이레벨로 되므로, 센스증폭기(2)가 비트선쌍(BL,)사이에 발생되어 있는 전위차(이것은 어드레스입력에 따라 선택된 메모리셀의 보존전하에 의해 한쪽 비트선(BL)에 발생되는 전위와, 다른쪽 비트선()에 접속되어 있는 모의셀이 선택됨으로써 이 비트선에 발생되는 전위와의 차이다)의 센스증폭을 행하게 된다. 이어, 재저장회로(1)가 동작해서 비트선의 재저장을 행하게 되는데, 이 재저장회로(1)는 비트선쌍(BL,)에 직접 접속되어 있기 때문에 장벽트랜지스터(T1, T2)의 게이트전위가 Vcc전위이더라도 비트선전위를 Vcc전위까지 충분히 끌어 올릴 수 있게 된다.(2) At the time of reading the memory cell data, first, since the sands amplifier control signal ψ T is at a high level, the sense amplifier 2 is connected to the bit line pair BL, Potential difference generated between the two bit lines (this is a potential generated in one bit line BL by the storage charge of the selected memory cell in accordance with the address input and the other bit line ( By selecting the mock cell connected to), a sense amplification is performed. Subsequently, the restoring circuit 1 operates to restore the bit lines, and the restoring circuit 1 performs the bit line pair BL, Since the gate potential of the barrier transistors T 1 and T 2 is Vcc, the bit line potential can be sufficiently raised to the Vcc potential.
(3) 메모리셀로의 데이터의 기록시에는, 센스증폭기(2)를 동작시켜 기록입력데이터에 따라 비트선(BL,)의 전위의 고저관계를 정하게 된다.(3) At the time of writing data to the memory cell, the sense amplifier 2 is operated so that the bit lines BL, according to the recording input data, are operated. The high and low relationship of potential of () is decided.
이 경우, 선택된 메모리셀의 데이터를 ˝1˝로부터 ˝0˝ 또는 ˝0˝으로부터 ˝1˝로 반전시키는 경우에는 센스증폭기(2)에 의해 비트선쌍(BL,)의 전위관계를 반전시킬 때 이 비트선전위가 장벽트랜지스터(T1, T2)를 경유해서 재저장회로(1)를 반전시키도록 되어 있으므로, 이 재저장회로(1)에 의해 비트선전위를 Vcc전위로 끌어 올릴 수 있게 된다.In this case, when inverting the data of the selected memory cell from '1' to '0' or '0' to '1', the sense amplifier 2 causes the bit line pair BL, The bit line potential is inverted by the barrier transistors T 1 and T 2 when inverting the potential relationship of To raise the Vcc potential.
상기 메모리에 있어서는 장벽트랜지스터(T1, T2)의 게이트전위를 Vcc전위로 고정시킨 채로 좋기 때문에, 장벽트랜지스터제어신호용 승압회로를 필요로 하지 않게 되어 회로설계나 패턴설계가 대단히 간단해져 회로 구성의 간단화 및 칩면적의 소형화를 도모할 수 있게 된다.In the above memory, the gate potentials of the barrier transistors T 1 and T 2 can be fixed at the Vcc potential, thereby eliminating the need for a boost circuit for barrier transistor control signals, which greatly simplifies circuit design and pattern design. Simplification and miniaturization of the chip area can be achieved.
또, 재저장회로(1)가 비트선쌍에 직접 접속됨으로써 센스증폭기(2)의 부하용량이 종래예에 비해 적어도 재저장회로(1)의 용량분만큼 작아지게 되므로, 센스증폭기 (2)의 센스동작시간은 부하용량에 거의 비례하게 되어 종래예보다도 짧아지게 된다(센스동작이 빨라지게 된다).In addition, since the load storage capacity of the sense amplifier 2 is directly reduced by at least the capacity of the storage circuit 1 as compared with the conventional example by directly connecting the storage circuit 1 to the bit line pair, the sense amplifier 2 The operation time becomes almost proportional to the load capacity, which is shorter than the conventional example (sense operation is faster).
또한, 재저장회로(1)로부터 비트선쌍(BL,)의 종단까지의 저항은, 종래예에서는 비트선자체의 저항과 장벽트랜지스터(T1, T2)의 저항성분이 직렬로 접속되어 있으므로 커지게 되나, 본 실시예에서는 비트선의 저항만으로 되게 된다. 그리고 비트선의 재저장시간은 상기 저항에 거의 비례하게 되므로, 본 실시예에서는 종래예에 비해 짧아지게 된다(재저장동작이 빨라지게 된다). 그에 따라, 특히 데이터의 기록시에는 기록동작의 고속화가 가능하게 되어 메모리동작의 고속화를 달성할 수 있게 된다.In addition, the bit line pair BL, In the conventional example, the resistance up to the end of N) increases because the resistance of the bit line itself and the resistance components of the barrier transistors T 1 and T 2 are connected in series, but in this embodiment, only the resistance of the bit line becomes. Since the bit line restoring time is almost proportional to the resistance, this embodiment becomes shorter than the conventional example (the restoring operation becomes faster). As a result, especially when data is written, the recording operation can be speeded up, thereby achieving the memory operation.
한편, 본 고안은 상기 실시예에 한정되지 않고, 센스증폭기(2)를 P챈널 MOS트랜지스터를 사용해서 구성함과 더불어 장벽트랜지스터(T1, T2)로 P챈널 MOS트랜지스터를 사용해서 그 게이트에 Vss전위(접지전위)가 공급되도록 한 경우에도 상기 실시예와 동일한 효과를 얻을 수 있게 된다. 또, 재저장회로(1)는 P챈널 트랜지스터를 사용하던지 N챈널 트랜지스터를 사용하던지 재저장제어신호의 활성화레벨을 적절하게 선택함으로써 재저장동작이 가능하게 되는 바. NMOS메모리와 PMOS메모리 및 CMOS메모리 전부에 적용시킬 수 있게 된다.Meanwhile, the present invention is not limited to the above embodiment, and the sense amplifier 2 is configured using a P channel MOS transistor, and the P channel MOS transistor is used as a barrier transistor (T 1 , T 2 ) to the gate thereof. Even when the Vss potential (ground potential) is supplied, the same effect as in the above embodiment can be obtained. In addition, the restoring circuit 1 enables the restoring operation by appropriately selecting the activation level of the restoring control signal whether the P channel transistor or the N channel transistor is used. It can be applied to both NMOS memory, PMOS memory and CMOS memory.
[고안의 효과][Effect of design]
이상 설명한 바와 같이 본 고안에 따른 장벽트랜지스터를 갖춘 반도체기억장치에 의하면, 장벽트랜지스터를 센스증폭기와 재저장회로사이에 설치해서 재저장회로를 비트선에 직접 접속시키고, 그 게이트에 일정전위(Vcc전위 또는 Vss전위)을 인가함으로써, 장벽트랜지스터 제어신호용 승압회로를 필요로 하지 않게 되어 회로설계의 간단화와 회로구성의 간단화 및 칩면적의 소형화를 실현할 수 있게 된다. 더욱이, 센스동작과 재저장동작의 고속화를 도모할 수 있으므로, 고집적, 대용량의 메모리에 적합하다.As described above, according to the semiconductor memory device having a barrier transistor according to the present invention, a barrier transistor is provided between a sense amplifier and a restoring circuit to directly connect a restoring circuit to a bit line, and a constant potential (Vcc potential) at the gate thereof. Or Vss potential), a step-up circuit for the barrier transistor control signal is not required, so that the circuit design, the circuit configuration, and the chip area can be realized. Furthermore, since the sense operation and the resave operation can be speeded up, they are suitable for high density and large capacity memories.
Claims (4)
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Applications Claiming Priority (4)
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Family Applications (1)
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