KR0145859B1 - Semiconductor memory device with a column selection means of compressed voltage - Google Patents

Semiconductor memory device with a column selection means of compressed voltage

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KR0145859B1
KR0145859B1 KR1019950010165A KR19950010165A KR0145859B1 KR 0145859 B1 KR0145859 B1 KR 0145859B1 KR 1019950010165 A KR1019950010165 A KR 1019950010165A KR 19950010165 A KR19950010165 A KR 19950010165A KR 0145859 B1 KR0145859 B1 KR 0145859B1
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :1. The technical field to which the invention described in the claims belongs:

본 발명은 반도체 컬럼선택수단을 구비하는 반도체 메모리에 관한 것이다.The present invention relates to a semiconductor memory having semiconductor column selection means.

2. 발명이 해결하려고 하는 기술적 과제 :2. The technical problem to be solved by the invention:

종래에는 상기 컬럼선택수단의 제어전압으로 내부전원전압과 같은 레벨을 사용하므로써 비트라인쌍에서 디벨로프된 데이타비트가 지닌 전압이 완전하게 입출력라인쌍으로 전달되지 못하여 전압마진의 손실이 있었고 전송데이타의 전송속도가 느린 단점이 있었다.Conventionally, by using the same level as the internal power supply voltage as the control voltage of the column selection means, the voltage of the data bit developed in the bit line pair is not completely transferred to the input / output line pair, resulting in a loss of voltage margin and There was a disadvantage of slow transmission speed.

3. 발명의 해결방법의 요지 :3. Summary of the solution of the invention:

본 발명에서는 상기 컬럼선택수단의 제어전압으로 상기 내부전원전압을 승압하여 사용하므로서 전송데이타의 마진을 높이고 상기 전송데이타의 전송속도를 빠르게 할 수 있다.In the present invention, by increasing the internal power supply voltage as a control voltage of the column selection means, it is possible to increase the margin of transmission data and to speed up the transmission data transmission rate.

4. 발명의 중요한 용도 :4. Important uses of the invention:

본 발명에 의해 고속동작에 유리하고 전압마진의 손실이 없는 반도체 메모리가 구현된다.According to the present invention, a semiconductor memory is realized, which is advantageous for high speed operation and has no loss of voltage margin.

Description

승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리Semiconductor memory having column selection means for boosted voltage

제1도는 컬럼선택수단을 구비하는 종래의 반도체 메모리를 보여주는 회로도.1 is a circuit diagram showing a conventional semiconductor memory having column selection means.

제2도는 제1도에 따른 동작타이밍도.2 is an operation timing diagram according to FIG.

제3도는 승압된 전압을 제어전압으로 사용하는 본 발명의 실시예에 따른 컬럼선택수단을 구비하는 반도체 메모리를 보여주는 회로도.3 is a circuit diagram showing a semiconductor memory having column selection means according to an embodiment of the present invention using a boosted voltage as a control voltage.

제4도는 제3도에 따른 동작타이밍도.4 is an operation timing diagram according to FIG.

본 발명은 반도체 메모리에 관한 것으로, 특히 승압된 전압을 제어전압으로 사용하는 컬럼선택수단을 구비하는 반도체 메모리에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory having column selection means for using a boosted voltage as a control voltage.

반도체 메모리의 다이나믹 랜덤 액세스 메모리에 있어서, 스탠바이(standby)상태에서 비트라인쌍의 전압은 통상 (1/2)VCC레벨로 동일하게 프리차아지(precharge)되어 있다. 엑세스(access)상태로 변환되는 경우, 로우 어드레스에 의해 하나의 워드라인이 지정되고 컬럼 어드레스에 의해 한쌍의 비트라인이 지정되면 상기 어드레스들에 상응하는 하나의 메모리셀이 선택된다. 상기와 같은 과정에 의하여 선택된 메모리셀은 외부명령에 따라 리드(read) 혹은 라이트(write)동작과 같은 엑세스동작을 수행하게 된다. 일반적으로 반도체 메모리에서 임의의 로우(row)어드레스에 의해 임의의 메모리셀이 지정된 상기 메모리셀과 접속된 비트라인쌍의 전압은 디벨로프(develope)된다. 다음으로 임의의 컬럼(column)어드레스에 의해 상기 비트라인에 접속된 컬럼선택게이트에 전원전압 예컨대 VCC레벨의 전압이 인가되어 상기 컬럼선택게이트가 도통되면 상기 컬럼선택게이트에 접속된 입출력라인쌍 및 데이타라인쌍을 통하여 비트라인쌍의 데이타정보들이 출력(리드동작시)되거나 비트라인쌍으로 데이타정보들이 입력(라이트동작시)된다.In a dynamic random access memory of a semiconductor memory, in a standby state, the voltage of a bit line pair is normally precharged equally to the (1/2) VCC level. In the case of an access state, when one word line is designated by a row address and a pair of bit lines are designated by a column address, one memory cell corresponding to the addresses is selected. The memory cell selected by the above process performs an access operation such as a read or write operation according to an external command. In general, in a semiconductor memory, a voltage of a bit line pair connected to the memory cell to which a memory cell is designated by an arbitrary row address is developed. Next, when a power supply voltage, for example, a VCC level voltage is applied to a column select gate connected to the bit line by an arbitrary column address, and the column select gate is turned on, the pair of input / output lines and data connected to the column select gate are applied. The data information of the bit line pair is output (at the read operation) through the line pair or the data information is input (at the write operation) to the bit line pair.

제1도는 컬럼선택수단을 구비하는 종래의 반도체 메모리를 보여주는 회로되이다.1 is a circuit diagram showing a conventional semiconductor memory having column selection means.

제1도를 참조하면, 비트라인쌍(30,32)사이에 메모리셀(2)와 엔형센스앰프(4)와 피형센스앰프(6) 및 컬럼선택게이트들(22,24)이 각각 형성된다. 또, 비트라인쌍(34,36) 사이에 메모리셀(12)와 엔형센스앰프(14)와 피형센스앰프(16) 및 컬럼선택게이트들(26,28)이 각각 형성된다. 상기 비트라인쌍(30,32) 및 비트라인쌍(34,36)은 입출력라인쌍(8,10) 및 입출력라인쌍(18,20)과 각각 접속된다. 상기 컬럼선택게이트(22)는 비트라인(30)과 입출력라인(8) 사이에 채널이 접속되고 상기 컬럼선택게이트(24)는 비트라인(32)과 입출력라인(10) 사이에 채널이 접속된다. 상기 컬럼선택게이트(26)는 비트라인(34)과 입출력라인(18) 사이에 채널이 접속되고 상기 컬럼선택게이트(28)는 비트라인(36)과 입출력라인(20) 사이에 채널이 접속된다. 상기 컬럼선택게이트들(22,24)의 게이트드른 컬럼선택신호 CSL1에 공통으로 접속된다. 또한 상기 컬럼선택게이트들(26,28)의 게이트들도 컬럼선택신호 CSL1에 공통으로 접속된다. 상기 입출력라인쌍(8,10)은 데이타라인쌍(38,40)과 접속되고 상기 입출력라인쌍(18,20)은 데이타라인쌍(42,44)와 접속된다. 상기에서 메모리셀 어레이들(2,12)은 다이나믹 램(dynamic RAM)의 메모리셀이고, 엔형센스앰프들(4,14)과 피형센스앰프(6,16)의 구성 및 동작은 당분야에 공공연히 알려져 있다.Referring to FIG. 1, a memory cell 2, an n-type sense amplifier 4, a type sense amplifier 6, and column select gates 22 and 24 are formed between bit line pairs 30 and 32, respectively. . In addition, the memory cell 12, the n-type sense amplifier 14, the type sense amplifier 16, and the column select gates 26 and 28 are formed between the bit line pairs 34 and 36, respectively. The bit line pairs 30 and 32 and bit line pairs 34 and 36 are connected to the input / output line pairs 8 and 10 and the input / output line pairs 18 and 20, respectively. The column select gate 22 has a channel connected between the bit line 30 and the input / output line 8, and the column select gate 24 has a channel connected between the bit line 32 and the input / output line 10. . The column select gate 26 has a channel connected between the bit line 34 and the input / output line 18, and the column select gate 28 has a channel connected between the bit line 36 and the input / output line 20. . The gated gate selection signals CSL1 of the column selection gates 22 and 24 are commonly connected. In addition, the gates of the column select gates 26 and 28 are also commonly connected to the column select signal CSL1. The input / output line pairs 8 and 10 are connected to data line pairs 38 and 40, and the input / output line pairs 18 and 20 are connected to data line pairs 42 and 44. The memory cell arrays 2 and 12 are memory cells of a dynamic RAM, and the configuration and operation of the n-type sense amplifiers 4 and 14 and the type sense amplifiers 6 and 16 are publicly known in the art. Known.

제2도는 상기 제1도의 동작타이밍도이다.2 is an operating timing diagram of FIG.

제1도 및 제2도를 참조하여 종래의 반도체 메모리에 대한 동작이 설명된다.The operation of the conventional semiconductor memory will be described with reference to FIGS. 1 and 2.

상술한 바와 같이 스탠바이상태에서 비트라인쌍의 전압은 (1/2)VCC레벨로 프리차아지된 상태이다. 리드동작의 경우, 상기 스탠바이상태에서 액티브상태로 변환되고, 임의의 로우 어드레스에 의해 소정의 메모리셀이 지정되면 상기 지정된 메모리셀에 저장된 전하와 비트라인상의 기생커패시터에 저장된 전하간의 차아지셰어링(charge sharing)동작이 수행된다. 메모리셀어레이(2)에 있는 소정의 메모리셀이 선택되고 상기 소정의 메모리셀에 저장된 데이타정보가 논리 '하이'라고 가정하면, 차아지셰어링동작 후 상기 양 비트라인(30)과 (32) 사이에는 미세한 전압차이가 발생된다. 즉, 상기 비트라인쌍(30,32)간의 전압차이는 수십 내지 수백밀리볼트에 불과하므로 감지증폭하여야 한다. 상기와 같은 감지증폭동작은 엔형센스앰프(4) 및 피형센스앰프(6)에 의해 행해지는데, 상술한 바와 같이 엔형센스앰프(4) 및 피형센스앰프(6)의 동작은 널리 알려져 있다. 상기 엔형센스앰프(4)와 피형센스앰프(6)의 동작에 따라 비트라인(30)과 (32)는 VCC레벨 및 VSS레벨로 디벨로프(develope)된다. 비트라인쌍이 디벨로프되면 도시되지 아니한 컬럼 어드레스 스트로브신호()에 동기되어 전달되는 전원전압 VCC레벨의 컬럼선택신호 CSL1이 상기 컬럼선택게이트들(22,24)의 게이트에 공통으로 입력되어 상기 컬럼선택게이트들(22,24)은 도통된다. 상기 컬럼선택게이트들(22,24)이 도통되면 상기 비트라인쌍(30,32)의 전압은 입출력라인쌍(8,10)으로 전달되고 이러한 입출력라인쌍의 전압은 데이타라인상(38,40)을 경유하여 도시되지 아니한 입출력선, 센스증폭기와 출려괴로를 거쳐 칩외부로 전송된다. 이로써 한 비트의 데이타정보를 독출하는 동작이 완료된다.As described above, in the standby state, the voltage of the bit line pair is precharged to the (1/2) VCC level. In the case of a read operation, when a predetermined memory cell is designated by an arbitrary row address and is switched from the standby state to an active state, the charge sharing between the charge stored in the designated memory cell and the charge stored in the parasitic capacitor on the bit line ( charge sharing) operation is performed. Assuming that a predetermined memory cell in the memory cell array 2 is selected and that the data information stored in the predetermined memory cell is logical 'high', both bit lines 30 and 32 after the charge sharing operation. There is a slight voltage difference between them. In other words, the voltage difference between the pair of bit lines 30 and 32 is only a few tens to hundreds of millivolts, so it must be sensed and amplified. The sensing amplifier operation as described above is performed by the n-type sense amplifier 4 and the type sense amplifier 6, and as described above, the operation of the n-type sense amplifier 4 and the type sense amplifier 6 is well known. The bit lines 30 and 32 are developed at the VCC level and the VSS level according to the operation of the n-type sense amplifier 4 and the type sense amplifier 6. When the bit line pair is developed, a column address strobe signal (not shown) The column selection signals CSL1 of the power supply voltage VCC level transmitted in synchronization with each other) are commonly input to the gates of the column selection gates 22 and 24 so that the column selection gates 22 and 24 become conductive. When the column select gates 22 and 24 are turned on, the voltages of the bit line pairs 30 and 32 are transferred to the input / output line pairs 8 and 10, and the voltages of the input / output line pairs are transferred to the data lines 38 and 40. Is transmitted to the outside of the chip via I / O lines, sense amplifiers, and drawout furnaces. This completes the operation of reading one bit of data information.

라이트동작의 경우는, 라이트 인에이블신호()가 로우(low)로 천이할 때 외부에서 데이타정보가 입력되고 나머지는 상기 리드동작의 경우와 유사하며 이는 당분야에 통상의 지식을 가진 사람에게는 쉽게 인지되는 사항이다.In the case of a write operation, the write enable signal ( The data information is input from the outside when the transition to the low, and the rest is similar to the case of the read operation, which is easily recognized by those skilled in the art.

그런데 상기와 같은 종래의 반도체 메모리에서 컬럼선택게이트들(22,24)로 입력되는 컬럼선택신호 CSL1은 컬럼 어드레스 스트로브신호에 의해 동기되며 상기 컬럼선택신호 CSL1의 전압은 통상 내부전원전압 VCC레벨이다. 이러한 내부전원전압 VCC레벨의 컬럼선택신호 CSL1은 디벨로프된 비트라인쌍의 전압을 전송하게 될때 제1논리 예컨대 논리 '하이'의 비트라인 전압이 소저의 전압만큼 강하를 일으키게 된다. 즉, 상기 제1논리의 비트라인전압은 상기 컬럼선택게이트들(22,24)의 드레시홀드(threshold)전압 Vth만큼의 전압강하된다. 제2도에 나타난 바와 같이 데이타라인쌍 DL,의 전압레벨이 각각 VCC, VSS가 되지 않고 각각 VCC-Vth, VSS가 된다. 또 컬럼선택게이트를 경유하는 시간도 다소 느리다. 결국 컬럼선택게이트를 통과하는 비트라인쌍전압의 전압강하로 인해 데이타정보의 전송속도는 느리게 되며, 저전원전압에게 액세스시 전압마진이 줄어들게 된다.However, in the conventional semiconductor memory as described above, the column select signal CSL1 input to the column select gates 22 and 24 is synchronized by the column address strobe signal, and the voltage of the column select signal CSL1 is usually the internal power supply voltage VCC level. When the column selection signal CSL1 having the internal power supply voltage VCC level transmits the voltage of the developed bit line pair, the bit line voltage of the first logic, for example, the logic 'high', causes a drop of the voltage of the level. That is, the bit line voltage of the first logic is dropped by the threshold voltage Vth of the column select gates 22 and 24. As shown in Figure 2, the data line pair DL, The voltage levels of VCC and VSS do not become VCC and VSS, respectively. Also, the time required to pass through the column select gate is somewhat slow. As a result, the data rate is slowed down due to the voltage drop of the bit line pair voltage passing through the column select gate, and the voltage margin is reduced when the low power supply voltage is accessed.

따라서 본 발명의 목적은 액세스동작이 고속으로 수행되는 반도체 메모리를 제공하는데 있다.It is therefore an object of the present invention to provide a semiconductor memory in which an access operation is performed at a high speed.

본 발명의 또 다른 목적은 전압강하로 인한 데이타 전송속도의 손실없는 반도체 메모리를 제공하는데 있다.It is still another object of the present invention to provide a semiconductor memory without losing data transfer rate due to voltage drop.

상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리는, 데이타가 유통되는 데이타라인상과, 다수의 메모리셀이 접속된 비트라인쌍과, 상기 메모리정보의 액세스시 입출력데이타를 감지증폭하는 센스앰프회로와, 상기 비트라인쌍과 데이타라인쌍 사이에 형성되며 상기 비트라인쌍과 상기 데이타라인쌍을 연결하는 입출력라인쌍과, 내부전원전압레벨의 제1컬럼선택신호 CSL1을 입력하여 승안된 제1전압레벨의 제2컬럼선택신호 CSL2를 출력하는 승압수단과, 상기 비트라인쌍과 상기 입출력라인쌍 사이에 채널이 접속되고 상기 승압된 제1전압이 제어전압으로 사용되어 상기 비트라인쌍과 상기 입출력라인쌍을 선택적으로 연결하는 컬럼선택수단을 구비함을 특징으로 한다.In order to achieve the above object of the present invention, the semiconductor memory according to the present invention detects and amplifies input / output data on a data line through which data is distributed, a pair of bit lines to which a plurality of memory cells are connected, and an access of the memory information. A sense amplifier circuit, an input / output line pair formed between the bit line pair and the data line pair, and connecting the bit line pair and the data line pair, and inputting a first column selection signal CSL1 having an internal power supply voltage level A boosting means for outputting a second column selection signal CSL2 of a first voltage level, a channel is connected between the bit line pair and the input / output line pair, and the boosted first voltage is used as a control voltage to And column selection means for selectively connecting the input / output line pairs.

이하 첨부된 제3도 및 제4도를 참조하여 본 발명의 바람직한 실시예가 설명된다. 상기 제3도 및 제4도를 설명하는 과정에서 종래의 경우와 동일한 구성 및 동일한 동작을 하는 소자들 및 회로들은 종래의 도면에서와 동일한 참조번호 및 동일참조부호를 사용하였음에 유의하여야 할 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 3 and 4. It should be noted that in the process of describing FIGS. 3 and 4, elements and circuits having the same configuration and the same operation as those of the conventional case used the same reference numerals and the same reference numerals as in the conventional drawings.

제3도는 승압된 전압을 제어전압으로 사용하는 본 발명의 실시예에 따른 컬럼선택수단을 구비하는 반도체 메모리를 보여주는 회로도이다. 제4도는 제3도에 따른 동작타이밍도이다.3 is a circuit diagram showing a semiconductor memory including column selection means according to an embodiment of the present invention using a boosted voltage as a control voltage. 4 is an operation timing diagram according to FIG.

제3도를 참조하면, 비트라인상(30,32) 사이에 메모리셀(2)와 엔형센스앰프(4)와 피형센스앰프(6) 및 컬럼선택게이트들(22,24)이 각각 형성된다. 또, 비트라인쌍(34,36) 사이에 메모리셀(12)와 엔형센스앰프(14)와 피형센스앰프(16) 및 컬럼선택게이트들(26,28)이 각각 형성된다. 상기 비트라인쌍(30,32) 및 비트라인쌍(34,36)은 입출력라인쌍(8,10) 및 입출력라인쌍(18,20)과 공통으로 접속된다. 상기 컬럼선택게이트(22)는 비트라인(30)과 입출력라인(8) 사이에 채널이 접속되고 상기 컬럼선택게이트(24)는 비트라인(32)과 입출력라인(10) 사이에 채널이 접속된다. 상기 컬럼선택게이트(26)는 비트라인(34)과 입출력라인(18) 사이에 채널이 접속되고 상기 컬럼선택게이트(28)는 비트라인(36)과 입출력라인(20) 사이에 채널이 접속된다. 상기 컬럼선택게이트들(22,24,26,28)의 제어전극은 제2컬럼선택신호 CSL2에 공통으로 접속된다. 상기 입출력라인쌍(8,10,18,20)은 도시되지 아니한 입출력센스증폭기를 개재하여 데이타라인쌍(38,40,42,44)과 접속된다. 전압변환회로(100)는 제1컬럼선택신호 CSL1을 입력하여 승안된 전압레벨을 지니는 제2컬럼선택신호 CSL2를 출력한다. 상기 제1컬럼선택신호 CSL1은 전압변환회로(100)를 구성하는 인버터(46)의 입력단에 입력되고 상기 인버터(46)의 출력단은 엔모오스 트랜지스터들(50)의 게이트와 인버터(52)의 입력단에 공통으로 접속된다. 상기 인버터(52)의 출력단은 엔모오스 트랜지스터(56)의 게이트와 접속된다. 피모오스 트랜지스터들(48,54)은 소오스들이 승압전압단자 VPP와 접속되고 드레인들이 상기 엔모오스 트랜지스터들(50,56)의 드레인들과 각각 접속된다. 상기 엔모오스 트랜지스터들(50,56)의 소오스들은 접지전원 VSS와 접속된다. 상기 엔모오스 트랜지스터(50)의 드레인들과 상기 피모오스 트랜지스터(48)의 드레인들 사이의 노드 N1은 상기 피모오스 트랜지스터(54)의 게이트와 접속된다. 상기 엔모오스 트랜지스터(56)의 드레인들과 상기 피모오스 트랜지스터(54)의 드레인들 사이의 노드 N2은 상기 피모오스 트랜지스터(48)의 게이트와 접속된다. 상기 노드 N2는 인버터(58)의 입력단과 접속되며 상기 인버터(58)의 출력단은 컬럼선택게이트들(22,24)와 (26,28)의 게이트들과 공통으로 접속된다. 상기에서 메모리셀은 다이나믹 램의 메모리셀이고 엔형센스앰프들(4,14)과 피형센스앰프(6,16)의 구성 및 동작은 당분야에 공공연히 알려져 있다.Referring to FIG. 3, a memory cell 2, an n-type sense amplifier 4, a type sense amplifier 6, and column select gates 22 and 24 are formed between the bit lines 30 and 32, respectively. . In addition, the memory cell 12, the n-type sense amplifier 14, the type sense amplifier 16, and the column select gates 26 and 28 are formed between the bit line pairs 34 and 36, respectively. The bit line pairs 30 and 32 and bit line pairs 34 and 36 are commonly connected to the input / output line pairs 8 and 10 and the input / output line pairs 18 and 20. The column select gate 22 has a channel connected between the bit line 30 and the input / output line 8, and the column select gate 24 has a channel connected between the bit line 32 and the input / output line 10. . The column select gate 26 has a channel connected between the bit line 34 and the input / output line 18, and the column select gate 28 has a channel connected between the bit line 36 and the input / output line 20. . The control electrodes of the column select gates 22, 24, 26, and 28 are commonly connected to the second column select signal CSL2. The input / output line pairs 8, 10, 18, and 20 are connected to the data line pairs 38, 40, 42, and 44 via an input / output sense amplifier (not shown). The voltage conversion circuit 100 inputs the first column selection signal CSL1 to output the second column selection signal CSL2 having the approved voltage level. The first column selection signal CSL1 is input to an input terminal of the inverter 46 constituting the voltage conversion circuit 100, and an output terminal of the inverter 46 is an input terminal of the gate of the enMOS transistors 50 and the inverter 52. Is commonly connected to. The output terminal of the inverter 52 is connected to the gate of the NMOS transistor 56. The PMOS transistors 48 and 54 have a source connected to the boost voltage terminal VPP and drains connected to the drains of the NMOS transistors 50 and 56, respectively. The sources of the NMOS transistors 50 and 56 are connected to the ground power supply VSS. The node N1 between the drains of the NMOS transistor 50 and the drains of the PMOS transistor 48 is connected to the gate of the PMOS transistor 54. The node N2 between the drains of the NMOS transistor 56 and the drains of the PMOS transistor 54 is connected to the gate of the PMOS transistor 48. The node N2 is connected to the input terminal of the inverter 58 and the output terminal of the inverter 58 is commonly connected to the gates of the column selection gates 22 and 24 and the gates 26 and 28. The memory cell is a memory cell of the dynamic RAM, and the configuration and operation of the n-type sense amplifiers 4 and 14 and the type sense amplifiers 6 and 16 are publicly known in the art.

이제 제3도 및 제4도를 참조하여 본 발명의 일실시예에 따른 반도체 메모리의 동작이 상세히 설명된다.The operation of the semiconductor memory according to one embodiment of the present invention will now be described in detail with reference to FIGS. 3 and 4.

스탠바이상태에서 비트라인쌍의 전압은 (1/2)VCC레벨로 프리차아지된다. 리드동작의 경우, 상기 스탠바이상태에서 액티브상태로 변환되고, 임의의 로우 어드레스에 의해 소정의 메모리셀이 지정되면 상기 지정된 메모리셀에 저장된 전하와 비트라인에 발생되는 기생커패시터에 저장된 전하간의 차아지셰어링동작이 수행된다. 메모리셀어레이(2)에 있는 소정의 메모리셀이 선택되고 상기 소정의 메모리셀에 저장된 데이타정보가 논리 '하이'이라고 가정하면, 차아지셰어링동작후 상기 양 비트라인(30)과 (32) 사이에는 미세한 전압차이가 발생된다. 이러한 양 비트라인간의 전압 차이는 수십 내지 수백밀리볼트에 불과하므로 감지증폭시켜 출력하지 않으면 안된다. 상기와 같은 감지증폭동작은 엔형센스앰프(4) 및 피형센스앰프(6)에 의해 행해지고, 상술한 바와 같이 엔형센스앰프(4) 및 피형센스앰프(6)의 동작은 널리 알려져 있다. 상기 엔형센스앰프(4)와 피형센스앰프(6)의 동작에 따라 비트라인(30)과 (32)는 VCC레벨 및 VSS레벨로 디벨로프(develope)된다. 한편 비트라인쌍(30,32)이 디벨로프되면 도시되지 아니한 컬럼 어드레스 스트로브명령에 동기되고 컬럼 어드레스에 의해 선택된 컬럼선택신호 CSL1이 전압변환회로(100)로 전달된다. 내부전원전압 VCC레벨의 컬럼선택신호 CSL1이 전달되면 인버터(46)의 출력단은 논리 '로우'레벨이 되고 이에 따라 엔채널 트랜지스터(50)은 비도통되고 엔채널트랜지스터(56)은 도통된다. 그러므로 노드 N1n과 노드 N2의 전압레벨은 각각 '하이' 및 '로우'가 된다. 이에 따라 피채널 트랜지스터(48)는 도통되고 피채널 트랜지스터(54)는 비도통된다. 따라서 승압전압 VPP가 전원단자에 인가되는 인버터(58)의 작동으로 상기 인버터(58)의 출력단에는 제1전압레벨 예컨대 내부전원전압보다 높은 승압전압 VPP레벨의 전압이 공급된다. 이러한 제1전압레벨의 승압전압 VPP는 제2컬럼선택신호 CSL2가 되어 상기 컬럼선택게이트들(22,24)의 게이트에 공통으로 입력된다. 따라서 상기 컬럼선택게이트들(22,24)은 충분히 도통된다. 그러면 비트라인쌍(30,32)의 전압은 드레시홀드만큼의 전압강하없이 입출력라인쌍(8,10)으로 전달된다. 이러한 입출력라인쌍(8,10)의 전압은 도시되지 아니한 입출력선, 증폭회로를 통하여 재증폭된후 데이타라인쌍(38,40)을 경유하여 도시하지 아니한 출력회로를 거쳐 칩외부로 충분히 전송된다. 이로써 한 비트의 데이타정보를 독출하는 동작이 완료된다.In the standby state, the voltage on the bit line pair is precharged to the (1/2) VCC level. In the case of a read operation, when a predetermined memory cell is designated by an arbitrary row address and is switched from the standby state to an active state, the charge share between the charge stored in the designated memory cell and the charge stored in the parasitic capacitor generated in the bit line Ring operation is performed. Assuming that a predetermined memory cell in the memory cell array 2 is selected and the data information stored in the predetermined memory cell is a logic 'high', both bit lines 30 and 32 after the charge sharing operation. There is a slight voltage difference between them. The voltage difference between these two bit lines is only a few tens to hundreds of millivolts, so it must be sensed and output. The above-described sense amplification operation is performed by the n-type sense amplifier 4 and the type sense amplifier 6, and as described above, the operations of the n-type sense amplifier 4 and the type sense amplifier 6 are well known. The bit lines 30 and 32 are developed at the VCC level and the VSS level according to the operation of the n-type sense amplifier 4 and the type sense amplifier 6. On the other hand, when the bit line pairs 30 and 32 are developed, the column select signal CSL1, which is synchronized with a column address strobe command (not shown) and is selected by the column address, is transmitted to the voltage conversion circuit 100. When the column select signal CSL1 of the internal power supply voltage VCC level is transmitted, the output terminal of the inverter 46 becomes a logic 'low' level, so that the N-channel transistor 50 is not conductive and the N-channel transistor 56 is conductive. Therefore, the voltage levels of the nodes N1n and N2 are 'high' and 'low', respectively. As a result, the channel transistor 48 is turned on and the channel transistor 54 is turned off. Accordingly, when the booster voltage VPP is applied to the power supply terminal, a voltage of the booster voltage VPP level higher than the first voltage level, for example, the internal power supply voltage, is supplied to the output terminal of the inverter 58. The boosted voltage VPP of the first voltage level becomes the second column select signal CSL2 and is commonly input to the gates of the column select gates 22 and 24. Thus, the column select gates 22 and 24 are sufficiently conductive. Then, the voltages of the bit line pairs 30 and 32 are transferred to the input / output line pairs 8 and 10 without the voltage drop as much as the threshold. The voltages of the input / output line pairs 8 and 10 are re-amplified through an input / output line (not shown) and an amplification circuit, and then sufficiently transmitted to the outside of the chip via an output circuit (not shown) via the data line pairs 38 and 40. . This completes the operation of reading one bit of data information.

종래 기술을 설명하는 과정에서와 마찬가지로 라이트동작의 경우는, 라이트 인에이블신호()의 폴링에지(falling edge)시 외부에서 데이타정보가 입력되고 나머지는 상기 리드동작의 경우와 유사하며 이는 당분야에 통상의 지식을 가진 사람에게는 쉽게 인지되는 사항이다.In the case of the write operation as in the process of describing the prior art, the write enable signal ( Data information is inputted from the outside at the falling edge of the C), and the rest is similar to the case of the read operation, which is easily recognized by those skilled in the art.

제4도로 도시한 타이밍도에서 확연히 드러나는 바와 같이 데이타라인쌍 DL,에는 각각 VCC, VSS전압레벨로써 드레시홀드전압만큼의 전압강하를 일으키지 않고 비트라인쌍의 전압이 전달된다. 또, 제2도에서보다 높은 전압으로 상기 컬럼선택수단을 제어함으로써 엑세스시간을 줄여 고속으로 동작하는 반도체 메모리가 구현된다. 즉, 제2도의 엑세스시간 Ta보다 제4도의 엑세스시간 Tb가 현저히 줄어들었음을 알 수 있다. 본 발명의 실시예에서 제2컬럼선택신호 CSL2는 내부전언전압레벨의 컬럼선택신호 CSL1을 승압하여 사용하였으나, 상기 제2컬럼선택신호 CSL2로 내부전원전압보다 전압레벨이 높은 외부전원전압 및 다른 회로구성으로 인하여 발생되는 승압전압을 사용함은 용이하게 실현가능하다는 사실을 쉽게 인지할 수 있을 것이다.As apparent in the timing diagram shown in FIG. 4, the data line pair DL, The voltages of the bit line pairs are transferred to the VCC and VSS voltage levels without causing a voltage drop equal to the threshold voltage, respectively. In addition, by controlling the column selection means with a higher voltage than that in FIG. That is, it can be seen that the access time Tb of FIG. 4 is significantly reduced than the access time Ta of FIG. In the exemplary embodiment of the present invention, the second column selection signal CSL2 is used by boosting the column selection signal CSL1 having the internal message voltage level. However, the second column selection signal CSL2 has an external power supply voltage and another circuit having a higher voltage level than the internal power supply voltage. It will be readily appreciated that using a boost voltage generated by the configuration is readily feasible.

Claims (3)

데이타가 유통되는 데이타라인쌍과, 다수의 메모리셀이 접속된 비트라인쌍과, 상기 메모리정보의 액세스시 입출력데이타를 감지증폭하는 센스앰프회로를 구비하는 반도체 메모리에 있어서, 상기 비트라인쌍과 데이타라인쌍 사이에 형성되며 상기 비트라인쌍과 상기 데이타라인쌍을 연결하는 입출력라인쌍과, 내부전원전압레벨의 제1컬럼선택신호 CSL1을 입력하여 승압된 제1전압레벨의 제2컬럼선택신호 CSL2를 출력하는 승압수단과, 상기 비트라인쌍과 상기 입출력라인쌍 사이에 채널이 접속되고 상기 승압된 제1전압이 제어전압으로 사용되어 상기 비트라인쌍과 상기 입출력라인쌍을 선택적으로 연결하는 컬럼선택수단을 구비함을 특징으로 하는 반도체 메모리.A semiconductor memory comprising a data line pair in which data is distributed, a bit line pair in which a plurality of memory cells are connected, and a sense amplifier circuit for sensing and amplifying input / output data when the memory information is accessed. An input / output line pair formed between the line pairs and connecting the bit line pair and the data line pair, and the second column selection signal CSL2 of the first voltage level boosted by inputting the first column selection signal CSL1 of the internal power supply voltage level. A boosting means for outputting a signal; and a channel connected between the bit line pair and the input / output line pair, and the boosted first voltage being used as a control voltage to selectively connect the bit line pair and the input / output line pair. And a means for semiconductor memory. 제1항에 있어서, 상기 제1전압이 내부전원전압을 승압한 전압임을 특징으로 하는 반도체 메모리.The semiconductor memory of claim 1, wherein the first voltage is a voltage obtained by boosting an internal power supply voltage. 제1항에 있어서, 상기 제1전압이 외부전원전압임을 특징으로 하는 반도체 메모리.The semiconductor memory of claim 1, wherein the first voltage is an external power supply voltage.
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