JPH0113268B2 - - Google Patents

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JPH0113268B2
JPH0113268B2 JP58201595A JP20159583A JPH0113268B2 JP H0113268 B2 JPH0113268 B2 JP H0113268B2 JP 58201595 A JP58201595 A JP 58201595A JP 20159583 A JP20159583 A JP 20159583A JP H0113268 B2 JPH0113268 B2 JP H0113268B2
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JP
Japan
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burst
circuit
input
signal
pattern
Prior art date
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JP58201595A
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Japanese (ja)
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JPS6093882A (en
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Makoto Miwa
Yoshiro Fukuchi
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00Details of colour television systems
    • H04N9/44Colour synchronisation
    • H04N9/455Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)
  • Television Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高品位テレビジヨン(TV)等のよ
うに、バースト信号を同期信号として使用してい
る信号の同期に使用するバースト検出同期回路に
関するものである。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a burst detection synchronization circuit used for synchronizing signals that use burst signals as synchronization signals, such as high-definition television (TV). It is.

従来例の構成とその問題点 第1図は従来のバースト検出同期回路を示して
いる。以下にこの従来例の構成について第1図と
ともに説明する。第1図において1は帯域フイル
タであり、この帯域フイルタ1には入力信号7が
入力される。また、帯域フイルタ1の出力は引算
回路2と4に入力される。引算回路2の他方の入
力には、減衰回路6の出力が入力される。引算回
路2の出力は遅延回路3に入力され、遅延回路3
の出力は引算回路4の他方の入力に入力される。
引算回路4の出力はウインドコンパレータ5と減
衰回路6に入力され、ウインドコンパレータ5よ
り同期パルス8が出力される。
Configuration of conventional example and its problems FIG. 1 shows a conventional burst detection synchronization circuit. The configuration of this conventional example will be explained below with reference to FIG. 1. In FIG. 1, 1 is a band filter, and an input signal 7 is input to this band filter 1. Further, the output of the bandpass filter 1 is input to subtraction circuits 2 and 4. The output of the attenuation circuit 6 is input to the other input of the subtraction circuit 2. The output of the subtraction circuit 2 is input to the delay circuit 3.
The output of is input to the other input of the subtraction circuit 4.
The output of the subtraction circuit 4 is input to a window comparator 5 and an attenuation circuit 6, and the window comparator 5 outputs a synchronization pulse 8.

次に、上記従来例の動作について説明する。第
1図において入力信号7として第2図のような信
号を加える。この入力信号7は映像信号に同期信
号としてバーストを付加したもので、バーストの
極性は1回毎に反転しているものである。また、
バーストの周期は時間τDとし、これは映像の1ラ
インに相当するものとする。いま仮に引算回路2
に減算回路6からの入力がないとすると、入力信
号7は帯域フイルタ1でバースト周波数付近以外
の周波数成分を減衰させられた後、そのまま遅延
回路3に入力される。引算回路4は、遅延回路3
の入出力の差をとることになるが、遅延回路3の
遅延時間はτDであるので、ちようど1ライン前の
信号との差をとることになる。1ライン前の信号
は第2図より明らかなようにバーストは極性が反
対であり、映像信号はライン間の相関が強くほぼ
同じ信号であるから、結局引算回路4の出力は映
像信号が抑圧され、バーストのみとなる。更に、
その出力を減衰回路6を通して引算回路2に加え
ることによつて正帰還がかかり、映像信号の抑圧
度は増すことになる。このようにして抽出された
バーストは、第3図のようにゆるやかに立上る波
形をしており、また1回毎に極性が反転してい
る。ウインドコンパレータ5は入力電圧の絶対値
がある値を越えると出力が反転するので、第4図
cに示すようにウインドコンパレータ5の出力
は、入力信号(第4図a,b)の極性を問わず一
定のタイミングとなる。よつてこの出力を同期パ
ルス8として時間の基準にすることにより、映像
の同期をとることができる。また、抽出されたバ
ーストに位相の合つたクロツクを作ることができ
る。しかしながら、上記従来例においては、回路
を構成する各ブロツクが全てアナログ回路であ
り、温度変化や経時変化によりレベル変動、遅延
時間変動等を起こし、同期パルスのタイミングが
変化する問題点があつた。また、遅延素子等、大
型で高価な部品を使わねばならず、コストがかか
る欠点もあつた。
Next, the operation of the above conventional example will be explained. In FIG. 1, a signal as shown in FIG. 2 is added as the input signal 7. This input signal 7 is a video signal to which a burst is added as a synchronization signal, and the polarity of the burst is inverted every time. Also,
It is assumed that the burst period is time τ D , which corresponds to one line of video. Now, let's say subtraction circuit 2
Assuming that there is no input from the subtraction circuit 6, the input signal 7 is input to the delay circuit 3 as it is after having frequency components other than those near the burst frequency attenuated by the bandpass filter 1. The subtraction circuit 4 is the delay circuit 3
However, since the delay time of the delay circuit 3 is τ D , the difference with the signal just one line before is calculated. As is clear from Figure 2, the signal from one line before the burst has the opposite polarity, and the video signal has a strong correlation between lines and is almost the same signal, so in the end, the output of the subtraction circuit 4 is suppressed by the video signal. and burst only. Furthermore,
By applying the output to the subtraction circuit 2 through the attenuation circuit 6, positive feedback is applied, and the degree of suppression of the video signal increases. The burst thus extracted has a waveform that rises slowly as shown in FIG. 3, and the polarity is reversed every time. Since the output of the window comparator 5 is inverted when the absolute value of the input voltage exceeds a certain value, the output of the window comparator 5 is independent of the polarity of the input signal (a, b in Fig. 4), as shown in Fig. 4c. It becomes a certain timing. Therefore, by using this output as the synchronization pulse 8 as a time reference, images can be synchronized. It is also possible to create a clock that is in phase with the extracted burst. However, in the above-mentioned conventional example, all of the blocks constituting the circuit are analog circuits, and there is a problem in that level fluctuations, delay time fluctuations, etc. occur due to temperature changes and changes over time, and the timing of the synchronization pulse changes. Additionally, large and expensive components such as delay elements must be used, resulting in high costs.

発明の目的 本発明は、上記従来例の問題点、欠点を除去す
るものであり、温度、経時変化に対して安定なバ
ースト検出同期回路を安価に提供することを目的
とするものである。
OBJECTS OF THE INVENTION The present invention eliminates the problems and drawbacks of the conventional example, and aims to provide an inexpensive burst detection synchronization circuit that is stable against changes in temperature and over time.

発明の構成 本発明は、上記目的を達成するために、回路の
大部分をデイジタル化し、バースト信号をデイジ
タル化した時の特有のパターンを検出し、同期パ
ルスを発生するもので、回路のデイジタル化によ
り、対温度、経時安定度を増し、かつコストを下
げる効果を得るものである。
Composition of the Invention In order to achieve the above object, the present invention digitizes most of the circuit, detects a unique pattern when a burst signal is digitized, and generates a synchronization pulse. This has the effect of increasing temperature stability and stability over time, and lowering costs.

実施例の説明 以下に本発明の一実施例の構成について、図面
とともに説明する。
DESCRIPTION OF EMBODIMENTS The configuration of an embodiment of the present invention will be described below with reference to the drawings.

第5図において9は入力信号であり、この入力
信号9はウインドコンパレータ10と(+)ピー
クホールド回路14と(−)ピークホールド回路
15に入力される。また、(+)ピークホールド
回路14、(−)ピークホールド回路15の出力
はウインドコンパレータ10に基準電圧を与える
ために入力される。ウインドコンパレータ10の
出力はシフトレジスタ11に入力され、シフトレ
ジスタ11とパターンゼネレータ13の出力はデ
イジタルコンパレータ12に入力され、デイジタ
ルコンパレータ12より同期パルス16が出力さ
れる。また、シフトレジスタ11には、バースト
から作られ、バーストに位相の合つたクロツク1
7が入力される。
In FIG. 5, 9 is an input signal, and this input signal 9 is input to a window comparator 10, a (+) peak hold circuit 14, and a (-) peak hold circuit 15. Further, the outputs of the (+) peak hold circuit 14 and the (-) peak hold circuit 15 are inputted to the window comparator 10 to provide a reference voltage. The output of the window comparator 10 is input to a shift register 11, the outputs of the shift register 11 and pattern generator 13 are input to a digital comparator 12, and the digital comparator 12 outputs a synchronizing pulse 16. The shift register 11 also has a clock 1 generated from the burst and in phase with the burst.
7 is input.

次に、上記実施例の動作について説明する。第
5図において入力信号9として第2図のような波
形を加える。(+)ピークホールド回路14と
(−)ピークホールド回路15は、それぞれバー
ストの(+)ピークと(−)ピークをホールドし
てその電圧をウインドコンパレータ10に加え
る。ウインドコンパレータ10は、このピーク電
圧を分圧することにより第6図aに示すような正
負のしきい値を得ている。この動作により、映像
信号の直流値が変動してもウインドコンパレータ
10のしきい値は、バーストに対して一定のレベ
ルに保つことができる。その時のウインドコンパ
レータ10の出力を第6図bに示す。更にこの出
力をシフトレジスタ11のシリアル入力に加え
て、クロツク17として第6図cのような位相の
ものを加えると、シフトレジスタ11のパラレル
出力として第6図cに示すような、1と0の交番
したパターンが得られる。これはバースト特有の
パターンであるので、予じめパターンゼネレータ
13で作つたこのパターンと、シフトレジスタ1
1のパラレル出力とをデイジタルコンパレータ1
2で比較することにより、その一致信号を同期パ
ルス16として、バースト位置を検出できる。映
像信号中に、バーストと同じ信号が含まれること
は確率的に低いが、起こり得ぬことではないの
で、同期パルスの周期性を利用して保護をかけて
誤同期を防ぐことができる。
Next, the operation of the above embodiment will be explained. In FIG. 5, a waveform as shown in FIG. 2 is added as an input signal 9. The (+) peak hold circuit 14 and the (-) peak hold circuit 15 hold the (+) peak and (-) peak of the burst, respectively, and apply the voltages to the window comparator 10. The window comparator 10 obtains positive and negative threshold values as shown in FIG. 6a by dividing this peak voltage. This operation allows the threshold value of the window comparator 10 to be maintained at a constant level with respect to bursts even if the DC value of the video signal varies. The output of the window comparator 10 at that time is shown in FIG. 6b. Furthermore, if this output is added to the serial input of the shift register 11 and a clock 17 with a phase as shown in FIG. An alternating pattern of . This is a burst-specific pattern, so this pattern created in advance by the pattern generator 13 and the shift register 1
1 parallel output and digital comparator 1
2, the burst position can be detected using the coincidence signal as the synchronization pulse 16. Although the probability of a video signal containing the same signal as a burst is low, it is not impossible, so protection can be applied using the periodicity of the synchronization pulse to prevent false synchronization.

本実施例においては、アナログ回路部分が少な
く、また遅延素子等高価で大型の部品を使わなく
て済むので、温度等に対して安定でかつ安価にで
きる。
In this embodiment, the number of analog circuit parts is small, and there is no need to use expensive and large components such as delay elements, so that it is stable with respect to temperature and can be made inexpensive.

発明の効果 本発明は上記のような構成であり、以下に示す
効果が得られるものである。
Effects of the Invention The present invention has the above-described configuration, and provides the following effects.

(a) アナログ回路部分を、ウインドコンパレータ
とピークホールドのみとしているので、温度、
経時変動に対し安定である。
(a) Since the analog circuit part consists of only a window comparator and peak hold, temperature,
Stable against changes over time.

(b) 遅延素子等の大型で高価な特殊部品を使用し
ていないので、回路が小型、安価にできる。
(b) Since large and expensive special parts such as delay elements are not used, the circuit can be made smaller and cheaper.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のバースト検出同期回路のブロツ
ク図、第2図はバースト検出同期回路に入力する
複合映像信号の波形図、第3図は第1図中のウイ
ンドコンパレータに入力される波形図、第4図は
同ウインドコンパレータの動作説明図、第5図は
本発明の一実施例におけるバースト検出同期回路
のブロツク図、第6図a〜cは同バースト検出同
期回路の動作説明図である。 9……入力信号、10……ウインドコンパレー
タ、11……シフトレジスタ、12……デイジタ
ルコンパレータ、13……パターンゼネレータ、
14……(+)ピークホールド回路、15……
(−)ピークホールド回路、16……同期パルス、
17……クロツク。
Fig. 1 is a block diagram of a conventional burst detection synchronization circuit, Fig. 2 is a waveform diagram of a composite video signal input to the burst detection synchronization circuit, and Fig. 3 is a waveform diagram input to the window comparator in Fig. 1. FIG. 4 is an explanatory diagram of the operation of the window comparator, FIG. 5 is a block diagram of the burst detection synchronization circuit according to an embodiment of the present invention, and FIGS. 6a to 6c are diagrams explanatory of the operation of the burst detection synchronization circuit. 9...Input signal, 10...Window comparator, 11...Shift register, 12...Digital comparator, 13...Pattern generator,
14...(+) peak hold circuit, 15...
(-) Peak hold circuit, 16...Synchronization pulse,
17...Clock.

Claims (1)

【特許請求の範囲】[Claims] 1 バースト信号を含む入力信号を2値化するウ
インドコンパレータと、このウインドコンパレー
タの出力の時系列信号を並列に変換するシフトレ
ジスタと、並列デイジタル信号を発生するパター
ンゼネレータと、上記シフトレジスタの出力の並
列パターンと上記パターンゼネレータの出力の並
列パターンとを比較するデイジタルコンパレータ
からなり、入力信号中のバースト信号を2値化し
たパターンと、上記パターンゼネレータで作られ
るパターンの一致を検出し、入力信号の同期をと
ることを特徴とするバースト検出同期回路。
1. A window comparator that binarizes an input signal including a burst signal, a shift register that converts the time-series signal output from the window comparator into parallel, a pattern generator that generates a parallel digital signal, and a It consists of a digital comparator that compares the parallel pattern with the parallel pattern output from the above pattern generator, and detects the match between the binarized pattern of the burst signal in the input signal and the pattern created by the above pattern generator, and A burst detection synchronization circuit characterized by synchronization.
JP58201595A 1983-10-27 1983-10-27 Circuit for synchronizing burst detection Granted JPS6093882A (en)

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JP58201595A JPS6093882A (en) 1983-10-27 1983-10-27 Circuit for synchronizing burst detection

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JPS6093882A JPS6093882A (en) 1985-05-25
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