JPH01129466A - Manufacture of nonvolatile memory cell - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は不揮発性メモリセルの製造方法に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method of manufacturing a nonvolatile memory cell.
（従来の技術及び問題点）
従来の不揮発性メモリセル（ＥＥＰＲＯＭ＞は、コント
ロールゲート電極の下に絶縁層（酸化物）を介してフロ
ーティングゲートが設けられ、フローティンゲートに電
荷の蓄積にて情報が記憶されるとともにフローティンゲ
ート
絶縁層（酸化物）の一部をトンネリングが可能な程度に
薄くした薄膜部（トンネル酸化膜〉からトンネリングに
よるフローティングゲートへの電子の注入と放出により
情報の書込みと消去が行なわれる。この書込みと消去の
際に、トンネル酸化膜（薄膜部）に高電界を加えること
によりフローティングゲートとの電子のやりとりが行な
われるが、このエンデユランス特性（データの書換え可
能回数）に優れたメモリセルが要求されている。(Prior art and problems) A conventional non-volatile memory cell (EEPROM) has a floating gate provided below a control gate electrode with an insulating layer (oxide) interposed therebetween, and information is stored by storing charge in the floating gate. At the same time, information is written by injecting and releasing electrons from the thin film part (tunnel oxide film), which is made by thinning a part of the floating gate insulating layer (oxide) to the extent that tunneling is possible, to the floating gate by tunneling. Erasing is performed. During this writing and erasing, electrons are exchanged with the floating gate by applying a high electric field to the tunnel oxide film (thin film part), but this endurance characteristic (the number of times data can be rewritten) Superior memory cells are required.
（発明の目的）
この発明は上記課題に鑑み、エンデユランス特性に優れ
た不揮発性メモリセルの製造方法を提供することにある
。(Object of the Invention) In view of the above-mentioned problems, an object of the present invention is to provide a method for manufacturing a nonvolatile memory cell having excellent endurance characteristics.
（問題点を解決するための手段）
この発明は上記目的を達成すべく、基板に不純物イオン
を注入してイオン注入領域を形成する工程と、長時間に
わたる高温熱処理を行い前記イオン注入領域をトンネリ
ングのための１〜ンネル領域にする工程と、前記トンネ
ル領域の上方に酸化物を介してフローティングゲート及
びコントロールゲートを形成するとともに、基板に前記
トンネル領域に接続するドレイン部、及びソース部を形
成する工程とを備える不揮発性メモリセルの製造方法を
その要旨とするものでおる。(Means for Solving the Problems) In order to achieve the above object, the present invention includes a process of implanting impurity ions into a substrate to form an ion implantation region, and tunneling the ion implantation region by performing long-term high temperature heat treatment. forming a floating gate and a control gate through an oxide above the tunnel region, and forming a drain part and a source part connected to the tunnel region in the substrate. The gist is a method of manufacturing a nonvolatile memory cell comprising steps.
（第１実施例）
この発明の第１実施例を第１図（ａ）〜（ｈ）に従って
説明する。(First Embodiment) A first embodiment of the present invention will be described with reference to FIGS. 1(a) to (h).
■ｐｗｅｌ１層形成工程
第１図（ａ）に示すように、Ｐ型（１００）Ｓｉ基板１
上にＢ（ボロン）をイオン注入した後、熱処理を行いＰ
ｗｅｌｌｌｆｆｉ２を形成する。■ P-type (100) Si substrate 1 as shown in Figure 1(a).
After ion-implanting B (boron) onto the top, heat treatment is performed to
Form wellffi2.
■ＬＯＧＯ３工程
次に、基板１に形成したＰｗｅｌｌｌＷ２上に４３ＯＡ
のパッド酸化膜を形成した後、シリコン窒化膜（Ｓｉ、
Ｎ４：ナイトライド）を１５００人の膜厚で堆積す
る。このシリコン窒化膜上にＬＯＧＯ５によるフィール
ド酸化膜形成予定位置が開口されたレジストパターンを
マスクとしてシリコン窒化膜を選択的にプラズマエツチ
ングする。続いて、レジスト剥離俊、９５０℃のウェッ
ト酸化を行い膜厚９０００人のフィールド酸化膜３を形
成し、その後リン酸エツチングにてシリコン窒化膜を除
去し、その際に除去する部分を露出部４として露出させ
る。（第１図（ｂ））。■LOGO3 process Next, 43OA on Pwell W2 formed on substrate 1.
After forming a pad oxide film, a silicon nitride film (Si,
N4: nitride) was deposited to a thickness of 1500 nm. The silicon nitride film is selectively plasma etched using as a mask a resist pattern in which openings are formed at the positions where the field oxide film is to be formed by LOGO5. Subsequently, resist stripping and wet oxidation at 950° C. are performed to form a field oxide film 3 with a thickness of 9000 nm.Then, the silicon nitride film is removed by phosphoric acid etching, and the portion to be removed at that time is exposed as an exposed portion 4. to be exposed as (Figure 1(b)).
■高濃度Ｎ＋領域形成工程（イオン注入領域形成工程）
次に、全面にレジストを塗布しＬＯＧＯ３での露出部４
に写真触剣法により不揮発性メモリの１−ンネル酸化膜
下の高濃度Ｎ＋領域予定位置が開口されたレジストパタ
ーンを形成し、それをマスクとしてＡｓ（ヒ素）を同開
口部に１００ＫｅＶ。■High concentration N+ region formation process (ion implantation region formation process) Next, apply resist to the entire surface and
A resist pattern was formed using a photo-touching method in which a planned position of a high-concentration N+ region under the 1-thin oxide film of the nonvolatile memory was opened, and using this as a mask, As (arsenic) was applied to the opening at a voltage of 100 KeV.
２Ｘ１０１５／ａｉの条件でイオン注入し高濃度Ｎ＋領
領域イオン注入領域〉５を形成する。その後、レジスト
を剥離する（第１図（Ｃ）及びその第１図（Ｃ）のＡ−
Ａ断面を示す第１図（ｄ））。Ion implantation is performed under the condition of 2×1015/ai to form a high concentration N+ region ion implantation region>5. After that, the resist is peeled off (Fig. 1(C) and A- in Fig. 1(C)).
Fig. 1 (d) showing the A cross section).
■高濃度Ｎ＋領域高温熱処理工程
次に、Ｎ２ガス中において９５０℃で７時間にわたり高
温熱処理を行ない前記高濃度Ｎ＋領領域イオン注入領域
〉５を高温熱処理することにより同高濃度Ｎ＋領領域を
トンネリングのためのトンネル領域にする。■ High-concentration N+ region high-temperature heat treatment process Next, high-concentration N+ region ion implantation region 5 is subjected to high-temperature heat treatment in N2 gas at 950°C for 7 hours to tunnel the high-concentration N+ region. Make it a tunnel area for.
■ゲート形成工程
次に、第１図（ｅ）及び（ｆ＞に示すように、全面をＨ
Ｆ水溶液でエツチング後、フローティンググー１−６下
のゲート酸化１７を４００Ａの厚さで形成する。そして
、不揮発性メモリのトンネル酸化膜形成予定位置が開口
したレジストパターンを形成し、ＨＦ溶液中で酸化膜７
のエツチングを行ない前記高濃度Ｎ＋領域５上に開口部
を形成する。その（卦、レジストを剥離してハロゲンラ
ンプ１１５０℃、０２中で前記開口部に１００Ａ前後の
薄い酸化膜７ａを形成する。この酸化膜（トンネル酸化
膜＞７ａがフローティングゲート電極に対する電芋の注
入／抽出を行なう部分となる。そして、全面に１７００
Ａの多結晶シリコン膜をＰＨ３ガス４５０ｃｃ／ｍｉｎ
の流量のもとで成長さゼる。続いて、この多結晶シリコ
ン膜のエツチングを行い、フローティングゲート６及び
選択ゲート８を形成する。■Gate formation process Next, as shown in Figure 1 (e) and (f), the entire surface is
After etching with F aqueous solution, gate oxide 17 under floating goo 1-6 is formed to a thickness of 400 Å. Then, a resist pattern is formed in which the tunnel oxide film of the nonvolatile memory is planned to be formed, and the oxide film 7 is opened in an HF solution.
An opening is formed on the high concentration N+ region 5 by etching. The resist is peeled off and a thin oxide film 7a of about 100A is formed in the opening in a halogen lamp at 1150°C. /This is the part where extraction is performed.Then, apply 1700 to the entire surface.
A polycrystalline silicon film is heated with PH3 gas at 450cc/min.
It grows under the flow rate of Subsequently, this polycrystalline silicon film is etched to form floating gates 6 and selection gates 8.
次に、１０５０’Ｃドライ０２中にてゲート酸化膜を４
３０Ａの厚さで形成しくコントロールゲート９とフロー
ティングゲート６間の酸化膜１０と周辺回路のゲート酸
化膜を形成し）、３７００Ａの多結晶シリコン膜をＰＨ
３ガス１５０ｃｃ／ｍｉｎの流量のもとて成長させる。Next, the gate oxide film was deposited in 1050'C dry 02.
The oxide film 10 between the control gate 9 and the floating gate 6 and the gate oxide film of the peripheral circuit are formed with a thickness of 30A), and the polycrystalline silicon film with a thickness of 3700A is
Growth was performed using three gases at a flow rate of 150 cc/min.
続いて、この多結晶シリコン膜のエツチングを行い、コ
ントロールゲート９や他に周辺回路のＭＯＳトランジス
タのゲート電極部を形成する。Subsequently, this polycrystalline silicon film is etched to form the gate electrode portions of the control gate 9 and other MOS transistors in the peripheral circuit.
■ソース・ドレイン形成工程
次に、第１図（ｇ）及び（ｈ＞に示すように、ゲート電
極（コントロールゲート９）やＬＯＧＯ８によるフィー
ルド酸化膜３をマスクとして、ＡＳを１２０Ｋｅｖ、５
ｘｌＯ１５／ｃｔｉの条件でイオン注入するとともに活
性化してソース・ドレイン部（ソース部１１、ドレイン
（ＥＥＰＲＯＭ）１２ａ、ドレイン（選択グー１〜＞１
２ｂ）を形成する。その後、層間絶縁膜を形成し、コン
タクトホールの開口、金属配線材料を堆積して配線パタ
ーン形成俊、パッシベーション膜を形成してＥＥＰＲＯ
Ｍを形成する。尚、第１図（ｈ）において、１３はコン
タクト部である。■Source/drain formation process Next, as shown in FIG.
Ions are implanted under the conditions of xlO15/cti and activated to form source/drain parts (source part 11, drain (EEPROM) 12a, drain (selected group 1 to >1
2b) is formed. After that, an interlayer insulating film is formed, a contact hole is opened, a metal wiring material is deposited to form a wiring pattern, and a passivation film is formed to form an EEPRO.
Form M. In addition, in FIG. 1(h), 13 is a contact portion.
このようにして製造された不揮発性メモリセルの特性を
＠２図及び第３図に基づいて説明する。The characteristics of the nonvolatile memory cell manufactured in this manner will be explained based on FIGS. 2 and 3.
第２図に示すように、Ｐｗｅｌｌの基板２上に長時間に
わたり高温熱処理（９５０℃、７時間）した高濃度Ｎ
領域（イオン注入領域）５が形成され、その上に１００
Ａの酸化膜７ａを介してポリシリコンの電極６が形成さ
れている場合について実験を行なった。その１００Ａの
トンネル酸化膜７ａに電流密度Ｊ＝６４ｍＡ／ｃｍの定
電流を流し、絶縁破壊を起こした時間の累積破壊率を調
査した。As shown in Fig. 2, high concentration N was applied to the Pwell substrate 2 after long-term high-temperature heat treatment (950°C, 7 hours).
A region (ion implantation region) 5 is formed, and a region 100
An experiment was conducted in the case where a polysilicon electrode 6 was formed through the oxide film 7a of A. A constant current with a current density J=64 mA/cm was applied to the 100 A tunnel oxide film 7a, and the cumulative breakdown rate over the time period during which dielectric breakdown occurred was investigated.
その結果を、第３図中、特性線Ｌａで示す。さらに、第
３図において、従来の方法（高濃度Ｎ ＠域（イオン注
入領域〉５に対し長時間にわたる高温熱処理を行なわな
い場合）による調査結果を特性線ＬＯで示す。この第３
図において、明らかなようにその高濃度Ｎ＋領域形成後
に長時間にわたる高温熱処理を行なうと、絶縁破壊を起
こしにくくエンデユランス特性に優れたものとなる。The results are shown by characteristic line La in FIG. Furthermore, in FIG. 3, the investigation results obtained by the conventional method (when long-term high-temperature heat treatment is not performed on the high concentration N@ region (ion implantation region) 5) are shown by the characteristic line LO.
As is clear from the figure, if long-term high-temperature heat treatment is performed after forming the high concentration N+ region, dielectric breakdown is less likely to occur and the endurance characteristics are excellent.
尚、この高濃度Ｎ＋領域形成後に長時間にわたる高温熱
処理を行なうと絶縁破壊が起こりにくくなる現象につい
て考えてみると、基板に高濃度のＡｓを打込むと基板に
Ａｓの集合体ができることが知られているが、この３ｉ
基板表面にあるＡＳの集合体が酸化工程の時に５ｉｏ２
膜中に歪み等の影響を与えたりＳ ｉ ／ Ｓ ＋ ０
２界面を劣化させると思われるが、イオン注入後長時間
にわたる高温熱処理を行なうとＡＳの集合体が分解し８
１表面のＡＳ分布が均一になるため絶縁破壊が起こりに
くくなるものと考えられる。Furthermore, considering the phenomenon that dielectric breakdown becomes less likely to occur if long-term high-temperature heat treatment is performed after forming this high-concentration N+ region, it is known that when a high concentration of As is implanted into the substrate, As aggregates are formed in the substrate. However, this 3i
During the oxidation process, the AS aggregate on the substrate surface becomes 5io2.
Do not cause distortion or other effects on the film, or cause S i / S + 0
2 interface, but if high-temperature heat treatment is performed for a long time after ion implantation, AS aggregates will decompose.
It is thought that dielectric breakdown is less likely to occur because the AS distribution on one surface becomes uniform.
又、この第１実施例において、高濃度Ｎ＋領領域イオン
注入領域）５の長時間にわたる高温熱処理Ｌｔ ９５０
℃、７時間テアツタが、９ｏｏ〜１１００℃、６〜８時
間であっても高濃度Ｎ＋領領域イオン注入領域）５に対
し長時間にわたる高温熱処理を行なわない場合より絶縁
破壊を起こしにくいという結果を得ており、この条件で
実施してもよい。In addition, in this first embodiment, the high concentration N+ region (ion implanted region) 5 is subjected to long-term high-temperature heat treatment Lt 950
℃ for 7 hours, but even if it is heated at 9oo to 1100℃ for 6 to 8 hours, dielectric breakdown is less likely to occur for the high concentration N+ region (ion implanted region) 5 than when high temperature heat treatment is not performed for a long time. It can be carried out under these conditions.
（第２実施例）
この発明の第２実施例を第４図（ａ）、（ｂ）に基づい
て説明する。(Second Embodiment) A second embodiment of the present invention will be described based on FIGS. 4(a) and 4(b).
■ｐｗｅｌ１層形成工程
Ｐ型（１００）Ｓｉ基板１上にＢ（ボロン）をイオン注
入した１麦、熱処理を行いｐｗｅｌｉ層２を形成する（
第４図（ａ）〉。■Pwel 1 layer formation process B (boron) is ion-implanted onto the P-type (100) Si substrate 1, and then heat treated to form the pwel layer 2 (
Figure 4(a)〉.
■高濃度Ｎ＋領域形成工程
次に、第４図（ｂ）に示すように、パッド酸化膜１４を
４３０Ａ形成した後、レジスｌ−１５にてトンネル酸化
股下の高濃度Ｎ＋領域形成予定位置が開口されたレジス
トパターンを形成する。そして、ＡＳ（ヒ素）を’ｊｏ
ＯＫｅＶ／ｃ／ｉ、２Ｘ１０１５の条件でイオン注入し
、高濃度Ｎ 領域（イオン注入領域）５を形成する。そ
の後、レジストを剥離する。■ High-concentration N+ region formation process Next, as shown in FIG. 4(b), after forming a pad oxide film 14 of 430A, the resist 1-15 is opened at the high-concentration N+ region formation position under the tunnel oxide crotch. form a resist pattern. And AS (arsenic)
Ion implantation is performed under the conditions of OKeV/c/i and 2×1015 to form a high concentration N 2 region (ion implantation region) 5. After that, the resist is peeled off.
■ＬＯＧＯ３工程及び高濃度Ｎ 領域高温熱処理工程
次に、全面にシリコン窒化膜を１５０ＯＡ堆積させ、Ｌ
ＯＣＯ８によるフィールド駿化膜形成予定位置が開口さ
れたレジストパターンをマスクとしてシリコン窒化膜を
選択的にプラズマエツチングする。続いて、レジスト剥
離後、９５０℃、７時間のウェット酸化を行なう。この
際、ＬＯＧＯ８のフィールド酸化膜の形成及び高濃度Ｎ
＋領領域をトンネル領域にするだめの高温熱処理が同時
に行なわれることとなる。■LOGO3 process and high-temperature heat treatment process in high concentration N area Next, a silicon nitride film of 150OA is deposited on the entire surface, and L
The silicon nitride film is selectively plasma etched using the resist pattern in which the OCO8 film is to be formed as a field resist pattern as a mask. Subsequently, after removing the resist, wet oxidation is performed at 950° C. for 7 hours. At this time, the formation of the field oxide film of LOGO8 and the high concentration N
At the same time, high-temperature heat treatment is performed to transform the + region into a tunnel region.
■ゲート形成工程
次に、トンネル酸化膜形成予定位置が開口したレジスト
パターンを形成してＨＦ水溶液にて酸化膜を除去した後
ハロゲンランプ１１５０℃にて１００Ａのトンネル酸化
膜を形成する。その後のポリシリコンをデポし、フロー
ティングゲート及びコントロールゲートを形成する。(2) Gate Formation Step Next, a resist pattern with an opening at the location where the tunnel oxide film is to be formed is formed, and the oxide film is removed using an HF aqueous solution, and then a tunnel oxide film of 100 A is formed using a halogen lamp at 1150°C. Subsequent polysilicon is deposited to form floating gates and control gates.
以復、上記第１実施例の■ソース・ドレイン形成工程を
行いＥＥＰＲＯＭを形成する。Thereafter, the EEPROM is formed by performing the source/drain forming step (1) of the first embodiment.
この第２実施例においては、ＬＯＣＯ８のフィ−ルド酸
化膜の形成及び高温度Ｎ十領域の高温熱処理が同時に行
なわれるので製造時間の短縮化を計ることができる。In this second embodiment, the formation of the field oxide film in LOCO8 and the high temperature heat treatment in the high temperature N0 region are performed simultaneously, so that the manufacturing time can be shortened.
（第３実施例）
この発明の第３実施例を第５図（ａ）〜（ｆ＞に基づい
て説明する。(Third Embodiment) A third embodiment of the present invention will be described based on FIGS. 5(a) to (f>).
■ｐｗｅｌ１層形成工程
第５図（ａ＞に示すように、Ｐ型（１００＞Ｓｉ基板１
上に８（ボロン）をイオン注入した後、熱処理を行いｐ
Ｗｅｌ１層２を形成する。■ Pwel 1 layer formation process As shown in Figure 5 (a), P-type (100>Si substrate 1
After ion-implanting 8 (boron) on top, heat treatment is performed and p
Wel 1 layer 2 is formed.
■１１回目ＬＯＧＯ３工程
次に、第５図（ｂ）に示すように、パッド酸化膜１６を
４３０Ａの厚さで形成した後、全面にシリコン窒化膜１
７を１５００Ａの厚さで堆積させる。このシリコン窒化
膜１７上にＬＯＣＯＳによるフィールド竣化膜形成予定
位置が開口されたレジストパターンをマスクとしてシリ
コン窒化膜を選択的にプラズマエツチングを行なう。そ
して、レジスト剥離後、９５０℃、１５０分のウェット
酸化を行い、膜厚５０００Ａのフィールド酸化膜１８を
形成する。■11th LOGO 3 process Next, as shown in FIG. 5(b), after forming a pad oxide film 16 with a thickness of 430A, a silicon nitride film 1
7 is deposited to a thickness of 1500A. The silicon nitride film 17 is selectively plasma etched using a resist pattern in which openings are made at locations where a field completion film is to be formed by LOCOS as a mask. After removing the resist, wet oxidation is performed at 950° C. for 150 minutes to form a field oxide film 18 with a thickness of 5000 Å.
■高濃度Ｎ＋領域形成工程
次に、第５図（Ｃ）及びその第５図（Ｃ）のＢ−８断面
である第５図（ｄ）に示すように、高濃度Ｎ＋領域形成
予定位置あたりが開口したレジスト１９のパターンを形
成する。このレジスト１９のパターンは第５図（Ｃ）に
示すようにＸ方向（第５図（Ｃ）における上下方向）は
ＬＯＣＯＳによるフィールド酸化膜１８でセルフアライ
メント（自己整合）できるので精度がよい。続いて、Ａ
ｓを１００ＫｅＶ、２Ｘ１０１５／ａｔｊの条件でイオ
ン注入し高濃度Ｎ＋領領域イオン注入領域）２０を形成
する。■ High-concentration N+ region formation process Next, as shown in FIG. 5(C) and FIG. 5(d), which is the B-8 cross section of FIG. 5(C), A pattern of resist 19 having openings is formed. The pattern of this resist 19 has good precision because it can be self-aligned in the X direction (vertical direction in FIG. 5C) by the field oxide film 18 by LOCOS, as shown in FIG. 5C. Next, A
Ions are implanted under the conditions of 100 KeV and 2×10 15 /atj to form a high concentration N+ region (ion implanted region) 20.
■高濃度Ｎ＋領域高温熱処理工程及び２回目のＬｏｃｏ
ｓ工程
次に、レジスト剥離後、９５０℃、６時間のウェット酸
化を行ない高濃度Ｎ＋領領域０をトンネル領域のための
トンネル領域にする〈第５図（ｅ）及び（ｆ〉）。この
際、ＬＯＣＯＳのフィールド酸化膜（９０００Ａ＞の形
成及び高濃度Ｎ＋領領域高温熱処理が同時に行なわれる
こととなる。■High concentration N+ region high temperature heat treatment process and second Loco
Step s Next, after removing the resist, wet oxidation is performed at 950° C. for 6 hours to turn the high concentration N+ region 0 into a tunnel region (FIGS. 5(e) and 5(f)). At this time, the formation of the LOCOS field oxide film (9000A>) and the high temperature heat treatment of the high concentration N+ region are performed simultaneously.
■ゲート形成工程
次に、トンネル酸化膜を形成しポリシリコンを堆積させ
フローティングゲート及びコントロールゲートを形成す
る。(2) Gate Formation Step Next, a tunnel oxide film is formed and polysilicon is deposited to form a floating gate and a control gate.
以後、上記第１実施例の■ソース・ドレイン形成工程を
行いＥＥＰＲＯＭを形成する。Thereafter, the EEPROM is formed by performing the source/drain forming step (1) of the first embodiment.
発明の効果
以上詳述したようにこの発明によれば、エンデユランス
特性に優れた不揮発性メモリセルを製造することができ
る優れた効果を発揮する。Effects of the Invention As described in detail above, the present invention exhibits the excellent effect of being able to manufacture a nonvolatile memory cell with excellent endurance characteristics.
第１図（ａ）〜（ｈ）は本発明の第１実施例の製造工程
を説明するための図、第２図は本発明により製造される
不揮発性メモリセルのエンデユランス特性を説明するた
めに使用する素子を示す図、第３図はそのエンデユラン
ス特性を示す図、第４図（ａ）、（ｂ）は第２実施例の
製造工程を説明するための図、第５図（ａ）〜（ｆ＞は
第３実施例の製造工程を説明するための図。
１は３１基板、２はＰＷｅｌｌｌｉＪ、５は高ｍａＮ士
領域（イオン注入領域）、６はフローティングゲート、
９はコントロールゲート、１１はソース部、１２ａはド
レイン部。
特許出願人 日本電装 株式会社代 理 人
弁理士 恩１）博宣図
（ｂ）
ｒ」イびＰ続ネ甫■穿薯：
１４．事例ユとで）頓♂（七ンを七
昭和６２年４異γ願第２８８７８６号
２、発明の名称
不揮発性メモリセルの製造方法
３、補正をする者
事１牛との関１系： ′ｌ肩１引僧１入住所 愛知Ｌ
ｌｕｌ浴市昭和町１丁目１番地氏 名 ４２６ 口
本電装株式会社（名 称） 代表者 山中 太部
４、代理人
住所 〒５００ 岐阜市端詰町２番装置 ０５８２
（６５） −１８１０（イ（こｊ四と）ファックス専
用 ０５８２ （６６）−１３３９６、補正の内容1(a) to (h) are diagrams for explaining the manufacturing process of the first embodiment of the present invention, and FIG. 2 is a diagram for explaining the endurance characteristics of a nonvolatile memory cell manufactured according to the present invention. A diagram showing the element used, FIG. 3 is a diagram showing its endurance characteristics, FIGS. 4(a) and (b) are diagrams for explaining the manufacturing process of the second embodiment, and FIGS. (f> is a diagram for explaining the manufacturing process of the third embodiment. 1 is a 31 substrate, 2 is PWelliJ, 5 is a high maN region (ion implantation region), 6 is a floating gate,
9 is a control gate, 11 is a source portion, and 12a is a drain portion. Patent applicant: Nippondenso Co., Ltd. Agent: Patent attorney 1) Hirosenzu (b) Case study) Ton♂ (Nan wo 7, 1988 4 Ignition No. 288786 2, Name of the invention Method for manufacturing non-volatile memory cells 3, Matters to be amended 1 Relationship with cows 1 System: ' Address: Aichi L
1-1 Showa-cho, lul Yuku-shi Name 426 Kuchimoto Denso Co., Ltd. (Name) Representative Tabe Yamanaka 4 Agent address 0582 No. 2 Hatazume-cho, Gifu-shi, 500
(65) -1810 (Koj4to) For fax only 0582 (66) -13396, Contents of correction
Claims (1)
成する工程と、 長時間にわたる高温熱処理を行い前記イオン注入領域を
トンネリングのためのトンネル領域にする工程と、 前記トンネル領域の上方に酸化物を介してフローティン
グゲート及びコントロールゲートを形成するとともに、
基板に前記トンネル領域に接続するドレイン部、及びソ
ース部を形成する工程とを備えることを特徴とする不揮
発性メモリセルの製造方法。[Claims] 1. A step of implanting impurity ions into a substrate to form an ion implantation region; A step of performing long-term high temperature heat treatment to turn the ion implantation region into a tunnel region for tunneling; and the step of forming an ion implantation region for tunneling. A floating gate and a control gate are formed above the region via an oxide, and
A method for manufacturing a nonvolatile memory cell, comprising the step of forming a drain portion and a source portion connected to the tunnel region on a substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288786A JP2605310B2 (en) | 1987-11-16 | 1987-11-16 | Method for manufacturing nonvolatile memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288786A JP2605310B2 (en) | 1987-11-16 | 1987-11-16 | Method for manufacturing nonvolatile memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129466A true JPH01129466A (en) | 1989-05-22 |
| JP2605310B2 JP2605310B2 (en) | 1997-04-30 |
Family
ID=17734704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288786A Expired - Lifetime JP2605310B2 (en) | 1987-11-16 | 1987-11-16 | Method for manufacturing nonvolatile memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605310B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558541B1 (en) * | 1999-06-10 | 2006-03-10 | 삼성전자주식회사 | Eeprom Manufacturing Method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182267A (en) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1987
- 1987-11-16 JP JP62288786A patent/JP2605310B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61182267A (en) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558541B1 (en) * | 1999-06-10 | 2006-03-10 | 삼성전자주식회사 | Eeprom Manufacturing Method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605310B2 (en) | 1997-04-30 |
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