JPH01123453A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01123453A JPH01123453A JP28172387A JP28172387A JPH01123453A JP H01123453 A JPH01123453 A JP H01123453A JP 28172387 A JP28172387 A JP 28172387A JP 28172387 A JP28172387 A JP 28172387A JP H01123453 A JPH01123453 A JP H01123453A
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- Japan
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- integrated circuit
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＣＭＯ８集積回路などの半導体集積回路に関
するもので、特にその入力端子を選択的にプルアップま
たはプルダウンする技術に関するものである。
するもので、特にその入力端子を選択的にプルアップま
たはプルダウンする技術に関するものである。
（従来の技術）
半導体集積回路の入力端子をプルアップするかプルダウ
ンするかは、その半導体集積回路を含むシステムの仕様
に応じて決定され、従来ＣＭＯ８集積回路においては抵
抗やＰチャネル或いはＮチャネルのトランジスタを用い
てその入力端子のプルアップまたはプルダウンがはから
れていた。第６図（Ａ）〜（Ｅ）は従来のＣＭＯ８集積
回路における入力端子をプルアップまたはプルダウンし
た各構成例を示す回路図であり、第６図（Ａ）において
ａはインバータ２段で構成された入力回路で、その入力
端子すと電源Ｖ。、はプルアップ抵抗Ｃを介して接続さ
れ、これにより入力端子鴫のプルアップがはかられてい
る。この場合のプルアップ抵抗Ｃとしては、拡散による
配線層がよく用いられる。
ンするかは、その半導体集積回路を含むシステムの仕様
に応じて決定され、従来ＣＭＯ８集積回路においては抵
抗やＰチャネル或いはＮチャネルのトランジスタを用い
てその入力端子のプルアップまたはプルダウンがはから
れていた。第６図（Ａ）〜（Ｅ）は従来のＣＭＯ８集積
回路における入力端子をプルアップまたはプルダウンし
た各構成例を示す回路図であり、第６図（Ａ）において
ａはインバータ２段で構成された入力回路で、その入力
端子すと電源Ｖ。、はプルアップ抵抗Ｃを介して接続さ
れ、これにより入力端子鴫のプルアップがはかられてい
る。この場合のプルアップ抵抗Ｃとしては、拡散による
配線層がよく用いられる。
第６図（Ｂ）では、入力回路ａの入力端子すと接地ＧＮ
Ｄの間をプルダウン抵抗ｄを介して接続することにより
、入力端子すのプルダウンをはかった構成例が示されて
いる。
Ｄの間をプルダウン抵抗ｄを介して接続することにより
、入力端子すのプルダウンをはかった構成例が示されて
いる。
第６図（Ｃ）では、入力回路ａの入力端子すにドレイン
を、電源”ＤＯにソースを、接地ＧＮＤにゲートを接続
してオン状態にあるＰチャネルのトランジスタｅにより
、入力端子すのプルアップをはかった構成例が示されて
いる。
を、電源”ＤＯにソースを、接地ＧＮＤにゲートを接続
してオン状態にあるＰチャネルのトランジスタｅにより
、入力端子すのプルアップをはかった構成例が示されて
いる。
また第６図（Ｄ）では、入力回路ａの入力端子すにドレ
インを、接地ＧＮＤにソースを、電源■ＤＯにゲートを
接続してオン状態にあるＮチャネルのトランジスタｆに
より、入力端子すのプルダウンをはかった構成例が示さ
れている。
インを、接地ＧＮＤにソースを、電源■ＤＯにゲートを
接続してオン状態にあるＮチャネルのトランジスタｆに
より、入力端子すのプルダウンをはかった構成例が示さ
れている。
さらに第６図（Ｅ）では、複数の入力回路ａ１゜ａ２．
ａ３．・・・の各々の入力端子す、ｂ２゜ｂ 、・・・
ごとに、これら入力端子す、ｂ２゜ｂ３．・・・と電源
Ｖ。Ｄの間をそれぞれＰチャネルのトランジスタＱ１．
Ｑ２．ｇ３．・・・を介して接続するとともに、Ｐチャ
ネルのトランジスタｈと抵抗にとからなるバイアス回路
ｍにより上記各トランジスタＱ 、Ｑ２．Ｑ３．・・
・に同一のゲート電圧を印加してこれらのトランジスタ
ＣＪ 、Ｑｌ ２ ｌ Ｑ３．・・・をオン状態にし、各入力端子す、ｂ２゜ｂ
３．・・・を同一抵抗値でプルアップするようにした構
成例が示されている。上記バイアス回路ｍのトランジス
タｈは、そのソースが電源Ｖ。０に、ドレインおよびゲ
ートが節点Ｎにおいて抵抗にの一端に接続され、抵抗に
の伯端は接地ＧＮＤに接続されている。またプルアップ
機能を持つ各トランジスタＧ１，０．０３．・・・は、
そのソースが電源■ＤＯに、ドレインが対応する入力端
子ｂ１゜ｂ、ｂ３．・・・に、ゲートが上、記節点Ｎに
共通して接続されて、トランジスタｈとでカレントミラ
ーを構成しており、バイアス回路ｍの抵抗ｋにより各入
力端子す、ｂ、ｂ３．・・・のプルアップの抵抗値がバ
ラツキなく一定の値に定まると・いう特色がある。
ａ３．・・・の各々の入力端子す、ｂ２゜ｂ 、・・・
ごとに、これら入力端子す、ｂ２゜ｂ３．・・・と電源
Ｖ。Ｄの間をそれぞれＰチャネルのトランジスタＱ１．
Ｑ２．ｇ３．・・・を介して接続するとともに、Ｐチャ
ネルのトランジスタｈと抵抗にとからなるバイアス回路
ｍにより上記各トランジスタＱ 、Ｑ２．Ｑ３．・・
・に同一のゲート電圧を印加してこれらのトランジスタ
ＣＪ 、Ｑｌ ２ ｌ Ｑ３．・・・をオン状態にし、各入力端子す、ｂ２゜ｂ
３．・・・を同一抵抗値でプルアップするようにした構
成例が示されている。上記バイアス回路ｍのトランジス
タｈは、そのソースが電源Ｖ。０に、ドレインおよびゲ
ートが節点Ｎにおいて抵抗にの一端に接続され、抵抗に
の伯端は接地ＧＮＤに接続されている。またプルアップ
機能を持つ各トランジスタＧ１，０．０３．・・・は、
そのソースが電源■ＤＯに、ドレインが対応する入力端
子ｂ１゜ｂ、ｂ３．・・・に、ゲートが上、記節点Ｎに
共通して接続されて、トランジスタｈとでカレントミラ
ーを構成しており、バイアス回路ｍの抵抗ｋにより各入
力端子す、ｂ、ｂ３．・・・のプルアップの抵抗値がバ
ラツキなく一定の値に定まると・いう特色がある。
（発明が解決しようとする問題点）
従来の半導体集積回路では、入力端子す、ｂｌ。
ｂ、ｂ３．・・・をプルアップまたはプルダウンするの
に上記のような構成を用いているため、集積回路ができ
上がってしまってからプルアップをプルダウンに、或い
はプルダウンをプルアップに変更することは不可能で、
若し変更が必要な場合はフォトマスクの一部を変更して
最初から製造し直さなければならないという問題点があ
った。
に上記のような構成を用いているため、集積回路ができ
上がってしまってからプルアップをプルダウンに、或い
はプルダウンをプルアップに変更することは不可能で、
若し変更が必要な場合はフォトマスクの一部を変更して
最初から製造し直さなければならないという問題点があ
った。
この発明は、このような問題点を解消するためになされ
たもので、必要に応じて入力端子をプルアップまたはプ
ルダウンに簡単に選択設定できる半導体集積回路を得る
ことを目的とする。
たもので、必要に応じて入力端子をプルアップまたはプ
ルダウンに簡単に選択設定できる半導体集積回路を得る
ことを目的とする。
この発明に係る半導体集積回路は、半導体集積回路の入
力端子をプルアップするかプルダウンするかを指定する
選択制御信号をゲート入力とするＣＭＯＳインバータを
備え、前記ＣＭＯＳインバータの出力が前記入力端子に
与えられている。
力端子をプルアップするかプルダウンするかを指定する
選択制御信号をゲート入力とするＣＭＯＳインバータを
備え、前記ＣＭＯＳインバータの出力が前記入力端子に
与えられている。
この発明においては、選択制御信号のレベルに応じてＣ
ＭＯＳインバータの出力は電源側または接地側に接続さ
れ、このＣＭＯＳインバータを通じて入力端子のプルア
ップおよびプルダウンを選択的に行なうことができる。
ＭＯＳインバータの出力は電源側または接地側に接続さ
れ、このＣＭＯＳインバータを通じて入力端子のプルア
ップおよびプルダウンを選択的に行なうことができる。
第１図、はこの発明による半導体集積回路の一実施例を
示す回路図であり、ここではＣＭＯ８集積回路に適用し
た場合を示している。同図において、１はインバータ２
段で構成された入力回路であり、その入力端子２は、Ｐ
チャネルのプルアップトランジスタＱ８とＮチャネルの
プルダウントランジスタＱ、とを備えたＣＭＯＳインバ
ータ１０の出力ノードに接続されている。そして、これ
らプルアップトランジスタＱ８およびプルダウントラン
ジスタＱｂの各ゲートは共通の選択制御端子３に接続さ
れている。
示す回路図であり、ここではＣＭＯ８集積回路に適用し
た場合を示している。同図において、１はインバータ２
段で構成された入力回路であり、その入力端子２は、Ｐ
チャネルのプルアップトランジスタＱ８とＮチャネルの
プルダウントランジスタＱ、とを備えたＣＭＯＳインバ
ータ１０の出力ノードに接続されている。そして、これ
らプルアップトランジスタＱ８およびプルダウントラン
ジスタＱｂの各ゲートは共通の選択制御端子３に接続さ
れている。
上記のように構成された半導体集積回路においては、選
択制御端子３に“Ｌ”レベルの選択制御信号が印加され
た状態に固定したとき、プルアップトランジスタＱ８が
オン、プルダウントランジスタＱｂがオフとなり、入力
端子２はプルアップトランジスタＱ のオン抵抗により
プルアップされる。これに対して、選択制御端子３に゛
Ｈ″レベルの電圧が印加された状態に固定した場合は、
逆にプルアップトランジスタＱａがオフ、プルダウント
ランジスタＱｂがオンとなって、入力端子２はプルダウ
ントランジスタＱ、のオン抵抗によりプルダウンされる
。なお、選択制御端子３を“Ｈ１１レベルと゛Ｌ″レベ
ルの中間電位に設定すれば、入力端子２を中間電位にプ
ルアップまたはプルダウンすることも可能である。
択制御端子３に“Ｌ”レベルの選択制御信号が印加され
た状態に固定したとき、プルアップトランジスタＱ８が
オン、プルダウントランジスタＱｂがオフとなり、入力
端子２はプルアップトランジスタＱ のオン抵抗により
プルアップされる。これに対して、選択制御端子３に゛
Ｈ″レベルの電圧が印加された状態に固定した場合は、
逆にプルアップトランジスタＱａがオフ、プルダウント
ランジスタＱｂがオンとなって、入力端子２はプルダウ
ントランジスタＱ、のオン抵抗によりプルダウンされる
。なお、選択制御端子３を“Ｈ１１レベルと゛Ｌ″レベ
ルの中間電位に設定すれば、入力端子２を中間電位にプ
ルアップまたはプルダウンすることも可能である。
第２図は複数の入力回路１ａ、１ｂ、１ｃ、・・・の各
入力端子２ａ、２ｂ、２ｃ、・・・ごとに、ＣＭＯＳイ
ンバーター０ａ、１０ｂ、・・・が設けられ、それらに
含まれる全トランジスタのゲートが共通する１つの選択
制御端子３に接続された他の実施態様を示したものであ
る。各プルアップトランジスタＱ８１．Ｑ、２．Ｑ、３
．・・・およびプルダウントランジスタＱｂ１．Ｑｂ２
．Ｑｂ３．・・・と、それらに対応する入力端子２ａ、
２ｂ、２Ｇ、・・・どの接続構成は第１図の場合と同
じである。
入力端子２ａ、２ｂ、２ｃ、・・・ごとに、ＣＭＯＳイ
ンバーター０ａ、１０ｂ、・・・が設けられ、それらに
含まれる全トランジスタのゲートが共通する１つの選択
制御端子３に接続された他の実施態様を示したものであ
る。各プルアップトランジスタＱ８１．Ｑ、２．Ｑ、３
．・・・およびプルダウントランジスタＱｂ１．Ｑｂ２
．Ｑｂ３．・・・と、それらに対応する入力端子２ａ、
２ｂ、２Ｇ、・・・どの接続構成は第１図の場合と同
じである。
この場合、単一の選択制御端子３に与えられる選択制御
信号の電位をＬ”レベルまたは“Ｈ”レベルに設定する
だけで、すべての入力端子２ａ。
信号の電位をＬ”レベルまたは“Ｈ”レベルに設定する
だけで、すべての入力端子２ａ。
２ｂ、２Ｇ、・・・のプルアップまたはプルダウンが一
斉に行われる。
斉に行われる。
第３図は複数の入力回路１ａ、ｌｂ、１ｃ、・・・の各
入力端子２ａ、２ｂ、２Ｃ，・・・ごとに、やはりＣＭ
ＯＳインバータ１０ａ、１０ｂ、・・・が設けられ、各
トランジスタのゲートの共通接続点つまり各選択制御ノ
ード３ａ、３ｔ＞、３ｃ、・・・が擬似ランダム信号発
生回路４の複数の出力端子４ａ。
入力端子２ａ、２ｂ、２Ｃ，・・・ごとに、やはりＣＭ
ＯＳインバータ１０ａ、１０ｂ、・・・が設けられ、各
トランジスタのゲートの共通接続点つまり各選択制御ノ
ード３ａ、３ｔ＞、３ｃ、・・・が擬似ランダム信号発
生回路４の複数の出力端子４ａ。
４ｔ）、４Ｃ，・・・にそれぞれ１対１に対応付けて接
続された他の実施態様を示したものである。上記擬似ラ
ンダム信号発生回路４は、その複数の出力端４ａ、４ｂ
、４ｃ、・・・に生成されるＨ″・″゛Ｌ″Ｌ″レベル
の組合せを種々可変設定できる機能を有する回路（具体
例は後述する。）・であって、そのリセット端子４Ｒに
リセット入力が与えられると全出力がＬ”レベルとなり
、そのセット端子４Ｓにセット入力が与えられると全出
力が゛Ｈ″レベルとなるように構成されている。
続された他の実施態様を示したものである。上記擬似ラ
ンダム信号発生回路４は、その複数の出力端４ａ、４ｂ
、４ｃ、・・・に生成されるＨ″・″゛Ｌ″Ｌ″レベル
の組合せを種々可変設定できる機能を有する回路（具体
例は後述する。）・であって、そのリセット端子４Ｒに
リセット入力が与えられると全出力がＬ”レベルとなり
、そのセット端子４Ｓにセット入力が与えられると全出
力が゛Ｈ″レベルとなるように構成されている。
この実施態様の場合、上記したように擬似ランダム信号
発生回路４のリセット端子４Ｒにリセット入力が与えら
れた状態に固定すると、擬似ランダム信号発生回路４の
全出力が“′Ｌ”レベルとなるため、各入力端子２ａ、
２ｂ、２ｃ、・・・に対応するプルアップトランジスタ
Ｑａｌ” ａ２” ａ３’・・・がオン、プルダウント
ランジスタＱｂｌ” ｂ２−Ｑｂ３．・・・がオフとな
って、全入力端子２ａ、２ｂ。
発生回路４のリセット端子４Ｒにリセット入力が与えら
れた状態に固定すると、擬似ランダム信号発生回路４の
全出力が“′Ｌ”レベルとなるため、各入力端子２ａ、
２ｂ、２ｃ、・・・に対応するプルアップトランジスタ
Ｑａｌ” ａ２” ａ３’・・・がオン、プルダウント
ランジスタＱｂｌ” ｂ２−Ｑｂ３．・・・がオフとな
って、全入力端子２ａ、２ｂ。
２Ｃ９・・・がプルアップされる。一方、擬似ランダム
信号発生回路４のセット端子４Ｓにセット入力が与えら
れた状態に固定すると、全出力が“Ｈ″レベルなるため
、逆にプルアップトランジスタＱ、１．Ｑａ２．Ｑａ３
．・・・がオフ、プルダウントランジスタＱｂ１．Ｑｂ
２．Ｑｂ３．・・・がオンとなって、全入力端子２ａ、
２ｂ、２ｃ、・・・がプルダウンに設定される。
信号発生回路４のセット端子４Ｓにセット入力が与えら
れた状態に固定すると、全出力が“Ｈ″レベルなるため
、逆にプルアップトランジスタＱ、１．Ｑａ２．Ｑａ３
．・・・がオフ、プルダウントランジスタＱｂ１．Ｑｂ
２．Ｑｂ３．・・・がオンとなって、全入力端子２ａ、
２ｂ、２ｃ、・・・がプルダウンに設定される。
また、擬似ランダム信号発生回路４の出力の組合せを様
々に可変設定することにより、各入力端子２ａ、 ２ｂ
、２０．・・・をランダムにプルアップまたはプルダウ
ンに設定できるので、これを亨スト用の信号源として様
々な入力条件についての集積回路の試験を行うことも可
能である。
々に可変設定することにより、各入力端子２ａ、 ２ｂ
、２０．・・・をランダムにプルアップまたはプルダウ
ンに設定できるので、これを亨スト用の信号源として様
々な入力条件についての集積回路の試験を行うことも可
能である。
上記した擬似ランダム信号発生回路４としては種々の回
路があるが、第４図にはその一例として線形帰還シフト
レジスタを用いた構成例を示している。同図の擬似ラン
ダム信号発生回路４は、シフトレジスタの各１ビット分
を構成するＤフリップ７０ツブＤ −Ｄ と、出力
端子Ｏ−０８と、排他的論理和回路Ｅ１〜Ｅ３からなり
、生成多項式： ％式％ を法とする演算を行って、出力端子０１〜０８に２５５
種類の組合せのランダム信号パターンを生成するように
構成されている。ＤフリップフロップＤ１〜Ｄ８のすべ
てをセットまたはリセットした状態にしておけばオール
パＨ”またはオール“′Ｌ″を出力させることができる
のは前述した通りである。
路があるが、第４図にはその一例として線形帰還シフト
レジスタを用いた構成例を示している。同図の擬似ラン
ダム信号発生回路４は、シフトレジスタの各１ビット分
を構成するＤフリップ７０ツブＤ −Ｄ と、出力
端子Ｏ−０８と、排他的論理和回路Ｅ１〜Ｅ３からなり
、生成多項式： ％式％ を法とする演算を行って、出力端子０１〜０８に２５５
種類の組合せのランダム信号パターンを生成するように
構成されている。ＤフリップフロップＤ１〜Ｄ８のすべ
てをセットまたはリセットした状態にしておけばオール
パＨ”またはオール“′Ｌ″を出力させることができる
のは前述した通りである。
ＣＭＯ８集積回路の場合、その入力端子には通常静電気
などのサージ電圧の印加による破壊から回路を保護する
ためにクランプダイオードが形成されるので、このクラ
ンプダイオードの拡散領域を一部用いて上記した各実施
例におけるプルアップトランジスタＱ、やプルダウント
ランジスタＱｂを形成するようにしてもよい。第５図（
ａ）はクランプダイオード５の７ノードを形成するＰ＋
拡散領域５ａとカソード側のＮ＋拡散領域５Ｃとの間を
チャネル領域５ｂとして利用し、その上にゲート６を積
層形成して、ＰチャネルのプルアップトランジスタＱａ
を構成したパターンを示す平面図である。ただし、第５
図（ａ）は第５図（ｂ）に対応しており、７は入力端子
２よりクランプダイオード５のアノードに接続されたア
ルミ配線、８は上記アノードより入力回路１に接続され
たアルミ配線である。また、拡散領域５ａの基板側底部
のＰＮ接合（図示せず）によってクランプダイオード５
のＰＮ接合が形成されている。このようにクランプダイ
オード５の拡散領域の一部を用いてプルアップトランジ
スタＱａまたはプルダウントランジスタＱ、を形成する
ことにより、これらのトランジスタを追加することによ
るパターン面積の増大が最小に抑えられることになる。
などのサージ電圧の印加による破壊から回路を保護する
ためにクランプダイオードが形成されるので、このクラ
ンプダイオードの拡散領域を一部用いて上記した各実施
例におけるプルアップトランジスタＱ、やプルダウント
ランジスタＱｂを形成するようにしてもよい。第５図（
ａ）はクランプダイオード５の７ノードを形成するＰ＋
拡散領域５ａとカソード側のＮ＋拡散領域５Ｃとの間を
チャネル領域５ｂとして利用し、その上にゲート６を積
層形成して、ＰチャネルのプルアップトランジスタＱａ
を構成したパターンを示す平面図である。ただし、第５
図（ａ）は第５図（ｂ）に対応しており、７は入力端子
２よりクランプダイオード５のアノードに接続されたア
ルミ配線、８は上記アノードより入力回路１に接続され
たアルミ配線である。また、拡散領域５ａの基板側底部
のＰＮ接合（図示せず）によってクランプダイオード５
のＰＮ接合が形成されている。このようにクランプダイ
オード５の拡散領域の一部を用いてプルアップトランジ
スタＱａまたはプルダウントランジスタＱ、を形成する
ことにより、これらのトランジスタを追加することによ
るパターン面積の増大が最小に抑えられることになる。
以上のようにこの発明によれば、ＣＭＯＳインバータの
２つの状態を利用してプルアップとプルダウンとの使い
分けを可能としているため、入力端子を必要に応じて簡
単にプルアップまたはプルダウンに選択設定できる効果
がある。
２つの状態を利用してプルアップとプルダウンとの使い
分けを可能としているため、入力端子を必要に応じて簡
単にプルアップまたはプルダウンに選択設定できる効果
がある。
第１図はこの発明による半導体集積回路の第１の実施例
を示す回路図、第２図はこの発明の第２の実施例を示す
回路図、第３図はこの発明の第３の実施例を示す回路図
、第４図は第３の実施例における擬似ランダムパターン
発生回路の具体例を示す回路図、第５図はプルアップト
ランジスタの構成を示す平面図、第６図は従来の半導体
集積回路を示す回路図である。 図において、１，１ａ〜１Ｃは入力回路、２゜２ａ〜２
Ｃは入力端子、３．３ａ〜３Ｃは選択制御端子、１０．
１０ａ〜１０ＣはＣＭＯＳインバータ、Ｑ、Ｑａ１〜Ｑ
ａ３はプルアップトランジスり、Ｑｂ、Ｑｂ１〜Ｑｂ３
はプルダウントランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
を示す回路図、第２図はこの発明の第２の実施例を示す
回路図、第３図はこの発明の第３の実施例を示す回路図
、第４図は第３の実施例における擬似ランダムパターン
発生回路の具体例を示す回路図、第５図はプルアップト
ランジスタの構成を示す平面図、第６図は従来の半導体
集積回路を示す回路図である。 図において、１，１ａ〜１Ｃは入力回路、２゜２ａ〜２
Ｃは入力端子、３．３ａ〜３Ｃは選択制御端子、１０．
１０ａ〜１０ＣはＣＭＯＳインバータ、Ｑ、Ｑａ１〜Ｑ
ａ３はプルアップトランジスり、Ｑｂ、Ｑｂ１〜Ｑｂ３
はプルダウントランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）半導体集積回路の入力端子をプルアップするかプ
ルダウンするかを指定する選択制御信号をゲート入力と
するＣＭＯＳインバータを備え、前記ＣＭＯＳインバー
タの出力が前記入力端子に与えられていることを特徴と
する半導体集積回路。 - （２）前記入力端子が複数で、各入力端子ごとに前記Ｃ
ＭＯＳインバータが設けられ、前記ＣＭＯＳインバータ
のゲート入力が共通とされた、特許請求の範囲第１項記
載の半導体集積回路。 - （３）前記入力端子が複数で、各入力端子ごとに前記Ｃ
ＭＯＳインバータが設けられ、前記ＣＭＯＳインバータ
のそれぞれに与えられる選択制御信号が擬似ランダム信
号発生回路の複数の出力によって、それぞれ与えられて
いる、特許請求の範囲第１項記載の半導体集積回路。 - （４）前記ＣＭＯＳインバータに含まれるトランジスタ
が、前記入力端子に設けられる保護ダイオードの拡散領
域の一部を用いて形成されている、特許請求の範囲第１
項ないし第３項のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28172387A JPH01123453A (ja) | 1987-11-07 | 1987-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28172387A JPH01123453A (ja) | 1987-11-07 | 1987-11-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123453A true JPH01123453A (ja) | 1989-05-16 |
Family
ID=17643082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28172387A Pending JPH01123453A (ja) | 1987-11-07 | 1987-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831488B1 (en) | 2003-09-05 | 2004-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having an active pull-up/pull-down circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173514A (ja) * | 1985-01-29 | 1986-08-05 | Matsushita Electric Ind Co Ltd | 信号処理回路 |
-
1987
- 1987-11-07 JP JP28172387A patent/JPH01123453A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173514A (ja) * | 1985-01-29 | 1986-08-05 | Matsushita Electric Ind Co Ltd | 信号処理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831488B1 (en) | 2003-09-05 | 2004-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having an active pull-up/pull-down circuit |
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