CN100477501C - 半导体集成电路器件 - Google Patents

Abstract

当从缓冲器输出的输出电压接近于地电压时，MOS晶体管截止，从而释放对MOS晶体管的栅极的箝位。

Description

半导体集成电路器件

在2003年9月10日递交的日本专利申请No.2003-317970是本申请的基础申请。

技术领域

本发明涉及一种包括用于输出级的输入的箝位电路的半导体集成电路器件，更具体地，涉及一种半导体集成电路器件，配置为输出用于进行电子/电气设备的驱动控制的控制信号的驱动器。

背景技术

通常，在包括运算放大器并构造为用于对各种电子/电气设备进行驱动控制的驱动器的半导体集成电路中，设置过电流保护电路，用于防止运算放大器中的过电流。在现有技术中，已经提出了一种差分放大器电路，包括作为过电流保护电路的箝位电路，以限制流过晶体管的电流，所述晶体管构成了作为输出级的缓冲部分(见JP-A11-46120(1999))。在该差分放大器电路中，由二极管所构成的箝位电路来限制放大器部分的输出电压的上限和下限。

此外，在现有技术中，已经提出了一种运算放大器，包括差分放大器级、电平移位级和输出级，并且在输出级中配备有电压箝位电路(见JP-A 2001-53558)。该运算放大器具有由电平移位级中的二极管接法的MOS晶体管构成的箝位电路，所述电平移位电路用于对来自差分放大器级的电平进行移位，并将其输出到输出级。通过在电平移位级中设置该箝位电路，限制了去往输出级的输出电压的幅度。

然而，当将箝位电路提供给作为由具有相反极性的晶体管构成的最终级而形成的输出级中的相应晶体管的控制电极时，如在现有技术中，限制了相应晶体管的控制电极的电压；因此，增加了晶体管的导通电阻。即，如图8所示，输出级由以下元件构成：P沟道MOS晶体管Tp，在其源极处向其提供直流电压VDD；以及N沟道MOS晶体管Tn，其源极接地，并且箝位电路10a、10b与MOS晶体管Tp、Tn的栅极相连。

这里，如果在作为输出的MOS晶体管Tp、Tn的漏极的连接节点处出现了接近于电压VDD或地电压的电压，则由箝位电路10a、10b来限制MOS晶体管Tp、Tn的栅极电压。因此，增加了MOS晶体管Tp、Tn的导通电阻，这使得从MOS晶体管Tp、Tn的漏极的连接节点输出的电压的动态范围变窄。

发明内容

考虑到上述问题，本发明的目的是提出一种包括过电流保护电路的半导体集成电路器件，能够减小对输出级中的晶体管的导通电阻的影响。

为了实现上述目的，根据本发明的一种半导体集成电路器件，包括：由晶体管构成的输出级；以及包括开关的箝位电路，当来自输出级的输出电压处于预定电压范围内时，所述箝位电路处于截止状态，并且限制输入电压以控制输出级中的晶体管的电极，其中，当开关处于导通状态时，箝位电路限制去往晶体管的控制电极的输入电压；而当开关处于截止状态时，将去往晶体管的控制电极的输入电压输入到晶体管的控制电极，而不对其进行限制，即使输入电压处于由箝位电路所限制的范围内。

在该半导体集成电路器件中，当来自输出级的输出电压处于预定电压范围之外时，开关处于导通状态。因此，当去往晶体管的控制电极的输入电压达到预定值时，箝位电路限制去往晶体管的控制电极的输入电压。此外，来自输出级的输出电压处于预定电压范围内，开关处于截止状态，因而，将去往晶体管的控制电极的输入电压输入到晶体管的控制电极，而不由箝位电路对其进行限制。

附图说明

图1是示出了根据本发明的、构成了驱动器的半导体集成电路器件的内部结构的方框图；

图2是示出了根据第一实施例的驱动器中的箝位电路和缓冲器的结构的电路图；

图3是用于解释图2中的箝位电路和缓冲器的操作的图示；

图4是示出了根据第二实施例的驱动器中的箝位电路和缓冲器的结构的电路图；

图5是用于解释图4中的箝位电路和缓冲器的操作的图示；

图6是示出了根据第三实施例的驱动器中的箝位电路和缓冲器的结构的电路图；

图7是示出了根据第三实施例的驱动器的输入和输出之间的关系的图示；以及

图8是示出了在传统半导体集成电路器件中的箝位电路和缓冲器的结构的方框电路图。

具体实施方式

第一实施例

下面，将参考附图来描述本发明的第一实施例。图1是示出了该实施例和其他实施例所共用的驱动器的方框结构的方框图。图2是示出了根据该实施例的驱动器中的缓冲器和箝位电路的结构的电路图。在单个的半导体电路器件中构造根据该实施例的驱动器。

图1所示的驱动器包括：主驱动器1，用于将从外部作为用于控制电气/电子设备的值输入的数字信号转换为表示为电压值的模拟信号，并输出该模拟信号；放大器2，以正相位向其输入来自主驱动器1的输出电压；缓冲器3，向其输入来自放大器2的放大电压；以及箝位电路4，针对过电流保护进行操作，从而限制流过缓冲器3的电流。

在图1的驱动器中，将来自缓冲器3的输出作为用于控制电气/电子设备的控制信号输出，并且还以负相位输入到放大器2中，其中，放大器2和缓冲器3作为负反馈电路进行操作。箝位电路4限制了从放大器2中输出的电压的值，然后输入到缓冲器3，以便执行针对缓冲器3的过电流保护，并且还检测来自缓冲器3的输出的电压值，以接通和断开。此外，放大器2产生了两个输出，该输出被输入到构成了缓冲器3的两个MOS晶体管Tp和Tn的栅极，稍后将对其进行描述。

在如上所述结构的驱动器中，主驱动器1输出与从外部输入的数字信号的值相对应的电压值。由放大器2和缓冲器3对来自主驱动器1的电压值进行放大，然后，作为用于驱动外部电气/电子设备的控制信号输出到外部。此时，将来自放大器2的输出电压通过箝位电路4输入到缓冲器3。之后，将根据图2来解释在具有该结构的驱动器中的缓冲器3和箝位电路4的详细结构和操作。

缓冲器3包括：P沟道晶体管Tp，在其栅极处向其提供放大器2的输出，并且在其源极处向其提供电源电压VDD；以及N沟道MOS晶体管Tn，在其栅极处提供放大器2的另一输出，并且其源极接地。MOS晶体管Tp、Tn的连接节点形成了输出。

箝位电路4a(对应于图1中的箝位电路4)包括：P沟道晶体管Tp1，在其源极处向其提供电源电压VDD，其漏极和栅极彼此相连；二极管Dp，其阴极与MOS晶体管Tp的栅极相连；恒流源Ip，其一端与MOS晶体管Tp1的漏极和二极管Dp的阳极的连接节点相连，而另一端接地；N沟道MOS晶体管Tn1，其源极接地，其漏极和栅极彼此相连；N沟道MOS晶体管Tn2，其源极与MOS晶体管Tn1的漏极相连，其栅极与MOS晶体管Tp、Tn的漏极的连接节点相连；二极管Dn，其阳极与MOS晶体管Tn的栅极相连；以及恒流源In，其一端与MOS晶体管Tn2的漏极和二极管Dn的阴极的连接节点相连，而在其另一端处向其提供电源电压VDD。

在如上所述结构的缓冲器3和箝位电路4a中，由MOS晶体管Tp1的导通电阻所确定的电压、二极管Dp的阈值电压和恒流源Ip的电流值设置了施加到缓冲器3中的MOS晶体管Tp的栅极上的电压值的下限。因此，由MOS晶体管Tp1、二极管Dp和恒流源Ip限制了流过MOS晶体管Tp的电流值。此外，由MOS晶体管Tn1的导通电阻所确定的电压、二极管Dn的阈值电压和恒流源In的电流值设置了施加到缓冲器3中的MOS晶体管Tn的栅极上的电压值的下限。因此，由MOS晶体管Tn1、二极管Dn和恒流源In限制了流过MOS晶体管Tn的电流值。

此外，设置MOS晶体管Tn2，其根据来自箝位电路中的缓冲器3的输出电压的值来导通和截止，所述箝位电路包括MOS晶体管Tn1、二极管Dn和恒流源In，用于限制流过MOS晶体管Tn的电流。因此，如果缓冲器3的输出电压值下降到预定值以下，则MOS晶体管Tn2截止，从而阻止包括了MOS晶体管Tn1、二极管Dn和恒流源In的箝位电路的操作。结果，从放大器2施加到缓冲器3中的MOS晶体管Tn的栅极的输出电压值并未受到箝位电路4a的限制。因此，可以向MOS晶体管Tn的栅极提供高于箝位电路4将电压限制于其的电压值的电压，从而减小了MOS晶体管Tn的导通电阻。

即，在由主驱动器1所施加的电压Vin和MOS晶体管Tn、Tp的栅极电压Vgn、Vgp之间的关系、以及在由主驱动器1所施加的电压Vin和缓冲器3的输出电压Vout之间的关系如图3所示，其中，将在MOS晶体管Tp1、Tn2的漏极处产生的电压定义为Vp、Vn，将二极管Dp、Dn的阈值电压定义为Vd，以及将在MOS晶体管Tn2的导通和截止状态之间切换的缓冲器3的输出电压值定义为Vtha。

即，当来自主驱动器1的电压Vin从0开始逐渐增加时，一旦从放大器2输出到MOS晶体管Tp的栅极的电压超过了由箝位电路4a中的MOS晶体管Tp1和二极管Dp所产生的电压Vp-Vd，则二极管Dp截止，从而释放了针对MOS晶体管Tp的箝位。因此，如图3B所示，MOS晶体管Tp的栅极电压Vgp从电压值Vp-Vd开始增加，同时直到此时，其在电压值Vp-Vd处是恒定的。此时，如图3A所示，MOS晶体管Tn的栅极电压Vgn低于由箝位电路4a中的MOS晶体管Tn1、Tn2和二极管Dn所产生的电压Vn+Vd；因此，未对MOS晶体管Tn的栅极电压Vgn进行箝位，并且该栅极电压随着主驱动器1的电压Vin的增加而增加。

因此，如图3C所示，在MOS晶体管Tp、Tn的漏极的连接节点处出现的缓冲器3的输出电压Vout随着来自主驱动器1的电压Vin的增加，从最大值Vmax1处逐渐减小。此时，来自缓冲器3的输出电压Vout高于电压值Vtha；因此，MOS晶体管Tn2处于导通状态。

然后，当来自主驱动器1的电压Vin进一步增加时，从放大器2输出到MOS晶体管Tn的栅极的电压超过了由MOS晶体管Tn1、Tn2和二极管Dn所产生的电压Vn+Vd。由于缓冲器3的输出电压高于电压值Vtha，并且MOS晶体管Tn2处于导通状态，因此，二极管Dn导通，因而实现了对MOS晶体管Tn的栅极的箝位。结果，如图3A所示，MOS晶体管Tn的栅极电压Vgn保持在恒定电压值Vn+Vd。此时如图3B所示，MOS晶体管Tp的栅极电压Vgp随着来自主驱动器1的电压Vin的增加而增加。

在MOS晶体管Tp、Tn的漏极的连接节点处出现的缓冲器3的输出电压Vout随着来自主驱动器1的电压Vin的增加而逐渐减小，如图3C所示。然而，当来自主驱动器1的电压Vin进一步增加，并且缓冲器3的输出电压Vout减小到电压值Vtha以下时，MOS晶体管Tn2截止。结果，没有电流流过MOS晶体管Tn1，释放了对MOS晶体管Tn的箝位。因此，如图3A所示，MOS晶体管Tn的栅极电压Vgn随着来自主驱动器1的电压Vin的增加而增加。此时，如图3B所示，MOS晶体管Tp的栅极电压Vgp随着来自主驱动器1的电压Vin的增加而增加。

结果，在MOS晶体管Tp、Tn的漏极的连接节点处出现的缓冲器3的输出电压Vout还随着来自主驱动器1的电压Vin的增加而进一步减小，如图3C所示。此时，由于释放了对MOS晶体管Tn的栅极的箝位，并且这允许MOS晶体管Tn的栅极电压进一步增加，因此，可以使MOS晶体管Tn的导通电阻低于在箝位状态中的情况。因此，缓冲器3的输出电压Vout具有最小值Vmin2，其低于传统缓冲器3的输出电压Vout的最小值Vmin1。

此外，在其中MOS晶体管Tn2处于截止状态，并因而释放了对MOS晶体管Tn的栅极的箝位的操作状态下，如果大于预定量的电流流过MOS晶体管Tn，由于MOS晶体管Tn的导通电阻，缓冲器3的输出电压Vout变得高于电压值Vtha。这使MOS晶体管Tn2导通，从而实现了对MOS晶体管Tn的再次箝位。结果，可以限制MOS晶体管Tn的栅极电压Vgn；因此，可以限制流过MOS晶体管Tn的电流。

第二实施例

将参考附图来描述本发明的第二实施例。图4是示出了根据该实施例的驱动器中的缓冲器和箝位电路的结构的电路图。根据该实施例的驱动器具有如图1所示的方框图，并且构造在单个的半导体集成电路器件中，与第一实施例类似。在图4的结构中，由相同的参考符号来表示与图2所示相同的组件，并且这里不对其进行详细描述。

如图4所示，根据该实施例的驱动器中的缓冲器3由MOS晶体管Tp和N沟道MOS晶体管Tn构成，与第一实施例类似。此外，与根据第一实施例的箝位电路4a不同，构造箝位电路4b(与图1中的箝位电路4相对应)以使其还包括：P沟道MOS晶体管Tp2，其源极与MOS晶体管Tp1的漏极相连，而其漏极与二极管Dp的阳极相连。此外，在箝位电路4a中，取消了MOS晶体管Tn2，并且二极管Dn的阴极与MOS晶体管Tn1的漏极相连。此外，MOS晶体管Tp、Tn的漏极的连接节点与MOS晶体管Tp2的栅极相连。因此，根据来自缓冲器3的输出电压使MOS晶体管Tp2导通和截止。

在具有该结构的箝位电路4b中，与第一实施例不同，从主驱动器1提供的电压Vi n和MOS晶体管Tn、Tp的栅极电压Vgn、Vgp之间的关系、以及来自主驱动器1的电压Vin和缓冲器3的输出电压Vout之间的关系如图5所示，其中，将在MOS晶体管Tp2、Tn1的漏极处所产生的电压定义为Vp、Vn，将二极管Dp和Dn的阈值电压定义为Vd，以及将在MOS晶体管Tp2的导通和截止状态之间切换的缓冲器3的输出电压值定义为Vthb。

即，当来自主驱动器1的电压从最大值开始逐渐减小时，一旦从放大器2输出到MOS晶体管Tn的栅极的电压下降到由MOS晶体管Tn1和二极管Dn所产生的电压Vn+Vd以下时，二极管Dn截止。结果，如图5A所示，MOS晶体管Tn的栅极电压Vgn从电压值Vn+Vd开始下降，同时直到此时，其保持在恒定电压值Vn+Vd处。此时，如图5B所示，MOS晶体管Tp的栅极电压Vgp高于由MOS晶体管Tp1、Tp2和二极管Dp所产生的电压Vp-Vd；因此，未对MOS晶体管Tp的栅极电压Vgp进行箝位，并且该栅极电压随着来自主驱动器1的电压Vin的减小而减小。结果，如图5C所示，缓冲器3的输出电压Vout随着来自主驱动器1的电压Vin的减小而从最小值Vmin1开始逐渐增加。此时，来自缓冲器3的输出电压Vout低于电压值Vthb；因此，MOS晶体管Tn2处于导通状态。

然而，当来自主驱动器1的电压Vin进一步减小时，从放大器2输出到MOS晶体管Tp的栅极的电压减小到电压Vp-Vd以下。因此，由于缓冲器3的输出电压低于电压值Vthb，因此MOS晶体管Tp2处于导通状态，二极管Dp导通，从而实现了对MOS晶体管Tp的栅极的箝位。结果，如图5B所示，MOS晶体管Tp的栅极电压Vgp保持在恒定电压值Vp-Vd。此时，如图5A所示，MOS晶体管Tn的栅极电压Vgn随着来自主驱动器1的电压Vin的减小而减小。因此，缓冲器3的输出电压Vout随着来自主驱动器1的电压Vin的减小而逐渐增加，如图5C所示。

然后，当来自主驱动器1的电压Vin进一步减小，并且缓冲器3的输出电压Vout超过了电压值Vthb时，MOS晶体管Tp2截止。结果，没有电流流过MOS晶体管Tp1，这释放了对MOS晶体管Tp的栅极的箝位。结果，MOS晶体管Tp的栅极电压Vgp随着来自主驱动器1的电压的减小而减小，如图5B所示。此时，MOS晶体管Tn的栅极电压Vgn随着来自主驱动器1的电压Vin的减小而减小，如图5A所示。因此，缓冲器3的输出电压Vout随着来自主驱动器1的电压Vin的减小而进一步增加。

此时，由于释放了对MOS晶体管Tp的栅极的箝位，并且这使MOS晶体管Tp的栅极电压进一步减小，因此，可以使MOS晶体管Tp的导通电阻低于箝位状态。因此，缓冲器3的输出电压Vout具有最大值Vmax2，其高于根据第一实施例的缓冲器3的输出电压Vout的最大值Vmax1。

此外，在其中MOS晶体管Tp2处于截止状态，并因而释放了对MOS晶体管Tp的栅极的箝位的操作阶段中，如果大于预定量的电流流过了MOS晶体管Tp，则由于MOS晶体管Tp的导通电阻，缓冲器3的输出电压Vout下降到电压值Vthb以下。这导致了MOS晶体管Tp2的导通，从而实现了对MOS晶体管Tp的再次箝位。结果，可以限制MOS晶体管Tp的栅极电压Vgp；因此，可以限制流过MOS晶体管Tp的电流。

第三实施例

此后，将参考附图来描述本发明的第三实施例。图6是示出了根据该实施例的驱动器中的缓冲器和箝位电路的结构的电路图。根据该实施例的驱动器具有如图1所示的方框结构，并且设置在单个半导体集成电路器件中，与第一实施例类似。在图6的结构中，与图2和4所示相同的组件由相同的参考符号来表示，并且这里不对其进行详细描述。

根据该实施例的驱动器中的箝位电路4c(对应于图1中的箝位电路4)由根据第一实施例的箝位电路4a中的MOS晶体管Tn1、Tn2、二极管Dn和恒流源In、以及根据第二实施例的箝位电路4b中的MOS晶体管Tp1、Tp2、二极管Dp和恒流源Ip构成。因此，针对缓冲器3中的MOS晶体管Tn而设置的MOS晶体管Tn1、Tn2、二极管Dn和恒流源In执行先前在第一实施例中所述的操作，而针对缓冲器3中的MOS晶体管Tp而设置的MOS晶体管Tp1、Tp2、二极管Dp和恒流源Ip执行先前在第二实施例中所述的操作。

通过这样的结构，当MOS晶体管Tn的栅极电压高于电压值Vn+Vd，并且来自缓冲器3的输出电压Vout高于电压值Vtha，二极管Dn和MOS晶体管Tn2处于导通状态，从而实现了对MOS晶体管Tn的箝位。此外，当MOS晶体管Tp的栅极电压低于电压值Vp-Vd，并且来自缓冲器3的输出电压Vout低于电压值Vthb时，二极管Dp和MOS晶体管Tp2处于导通状态，从而实现了对MOS晶体管Tp的箝位。

因此，当来自缓冲电路3的输出电压Vout低于电压值Vtha时，可以减小MOS晶体管Tn的导通电阻，同时，当来自缓冲器3的输出电压Vout高于电压值Vthb时，可以减小MOS晶体管Tp的导通电阻。结果，来自缓冲器电路3的输出电压Vout可以具有从Vmin2到Vmax2的动态范围，如图7所示。

根据本发明的时钟输入/输出设备适用于构成了用于对各种类型的电气/电子设备进行驱动控制的驱动器的半导体集成电路器件。

此外，根据本发明，当来自输出级的输出电压处于预定电压范围内时，箝位电路处于截止状态；因此，将对输出级的晶体管的控制电极的输入电压输入到这些晶体管的控制电极，而不会受到限制，即使输入电压位于由箝位电路所限制的范围内。因此，与由箝位电路限制对晶体管的输入电压的情况相比，可以减小晶体管的导通电阻，从而减小了对输出级的输出电压的影响。因此，当流过输出级中的晶体管的电流值超过了预定值时，增加了由晶体管的导通电阻所引起的电压；因此，来自输出级的输出电压处于预定电压范围之外，从而使箝位电路导通。如上所述，能够构成过电流保护电路，用于限制流过具有箝位电路的输出级中的晶体管的电流值，并且还加宽了来自输出级的输出的动态范围。

Claims (9)

1.一种半导体集成电路器件，包括：

由晶体管构成的输出级；以及

包括开关的箝位电路，当来自输出级的输出电压处于预定电压范围内时，所述箝位电路处于截止状态，并且限制去往输出级中的晶体管的控制电极栅极的输入电压，其中

当开关处于导通状态时，箝位电路限制去往晶体管的控制电极的输入电压；以及

当开关处于截止状态时，将去往晶体管的控制电极的输入电压输入到晶体管的控制电极，而不对其进行限制，即使输入电压处于由箝位电路所限制的范围内，

其中所述输出级包括：

第一晶体管，在所述第一晶体管的第一电极源极处向所述第一晶体管提供第一直流电压，第一晶体管的控制电极栅极用作所述输出级的输入，而第一晶体管的第二电极漏极用作所述输出级的输出；

所述箝位电路包括：

第二晶体管，在所述第二晶体管的第一电极源极处向所述第二晶体管提供第一直流电压，其中，第二电极漏极和控制电极栅极彼此相连；

开关，其一端与第二晶体管的第二电极漏极相连；

恒流源，其一端与开关的另一端相连，并且在所述恒流源的另一端，向所述恒流源提供与第一直流电压不同的第二直流电压；以及

二极管，连接在第一晶体管的控制电极和开关的另一端之间；以及

当来自第一晶体管的第二电极的输出电压比预定电压减小到第一直流电压以下时，所述开关截止。

2.根据权利要求1所述的半导体集成电路器件，其特征在于：

第一和第二晶体管是N沟道MOS晶体管。

3.根据权利要求1所述的半导体集成电路器件，其特征在于：

第一和第二晶体管是P沟道MOS晶体管。

4.根据权利要求1所述的半导体集成电路器件，其特征在于：

所述输出级包括：

具有与第一晶体管相反的极性的第三晶体管，在所述第三晶体管的第一电极源极处，向所述第三晶体管提供第二直流电压，第三晶体管的控制电极栅极用作所述输出级的输入，第三晶体管的第二电极漏极与第一晶体管的第二电极漏极相连，并用作所述输出级的输出。

5.根据权利要求1所述的半导体集成电路器件，其特征在于：

所述开关是晶体管。

6.根据权利要求1所述的半导体集成电路器件，其特征在于：

所述输出级包括：

第一晶体管，在所述第一晶体管的第一电极源极处向所述第一晶体管提供第一直流电压，第一晶体管的控制电极栅极用作所述输出级的输入，而第一晶体管的第二电极漏极用作所述输出级的输出；以及

具有与第一晶体管相反的极性的第二晶体管，在所述第二晶体管的第一电极源极处，向所述第二晶体管提供与第一直流电压不同的第二直流电压，第二晶体管的控制电极栅极用作所述输出级的输入，以及第二晶体管的第二电极漏极与第一晶体管的第二电极漏极相连，并用作所述输出级的输出，

所述箝位电路包括：

第三晶体管，在所述第三晶体管的第一电极源极处向所述第三晶体管提供第一直流电压，其中，第二电极漏极和控制电极栅极彼此相连；

第一开关，其一端与第三晶体管的第二电极漏极相连；

第一恒流源，其一端与第一开关的另一端相连，并且在所述第一恒流源的另一端，向所述第一恒流源提供所述第二直流电压；以及

第一二极管，连接在第一晶体管的控制电极栅极和第一开关的另一端之间；

第四晶体管，在所述第四晶体管的第一电极源极处，向所述第四晶体管提供第二直流电压，其中第二电极漏极和控制电极栅极彼此相连；

第二开关，其一端与第四晶体管的第二电极漏极相连；

第二恒流源，所述第二恒流源的一端与第二开关的另一端相连，并且在所述第二恒流源另一端，向所述第二恒流源提供所述第一直流电压；以及

第二二极管，连接在第二晶体管的控制电极栅极和第二开关的另一端之间；以及

当来自第一晶体管的第二电极漏极的输出电压比第一预定电压减小到第一直流电压以下时，所述第一开关截止；而当来自第二晶体管的第二电极漏极的输出电压比第二预定电压减小到第二直流电压以下时，所述第二开关截止。

7.根据权利要求6所述的半导体集成电路器件，其特征在于：

第一和第三晶体管是N沟道MOS晶体管，而第二和第四晶体管是P沟道MOS晶体管。

8.根据权利要求6所述的半导体集成电路器件，其特征在于：

所述开关是晶体管。

9.根据权利要求1所述的半导体集成电路器件，其特征在于：

所述开关是晶体管。

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