JPH01122271A - 走査回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数段の単位回路から走査パルスを１１１次
出力する走査回路に関し、特に簡易な構成で各段のリセ
ットを行なうようにしたものである。

［従来技術］ 第４図は、従来の走査回路を示す回路図である。この回
路は、複数段の単位回路ｌ、２・・・から構成されてお
り、スタートパルスφＳにより起動され、２相クロツク
パルスφ１およびφ２により駆動される。

この回路は、まず、初段の単位回路１のトランジスタＭ
ｌにパルスφＳが印加された状態で、パルスφ１が入力
さ°れると、トランジスタＭｌがオン状態となり、Ａ点
の電位が上昇する。Ａ点の電位はドライバートランジス
タＭ２のゲート電位であるから、トランジスタＭ２はＡ
点の電位に対応したコンダクタンスを示す、また、パル
スφｌによってトランジスタＭ３もオン状態となるため
、トランジスタＭ２の寄生容ｌｃａが充電される。

次に、パルスφ゛ｌが立下りパルスφ２が立上ると、ト
ランジスタＭ２を通してａ点の電位が上昇し、この電位
の上昇が寄生容ｌｃａを通してトランジスタＭ２のゲー
ト電極にフィードバックされ、Ａ点の電位をさらに上昇
させる。Ａ点の電位の−Ｌ昇はトランジスタＭ２のコン
ダクタンスをさらに上昇させるように作用するため、ａ
点にはパルスφ２が電圧低下なしに現われることになる
。

また、寄生容量Ｃａが予め充電されているので、立上り
特性の良いパルスが現われる。このパルスが出力端子Ｏ
ＰＩから出力される。

また、このとき次段の基本回路２のトランジスタＭ１も
ノ々ルスφ２によりオン状態にあるので、ａ点に現われ
るパルスφ２でＢ点の電位が上昇する。Ｂ点の電位はド
ライバートランジスタＭ２のゲート電位であるから、ト
ランジスタＭ２はＢ点の電位に対応したコンダクタンス
を示す、また。

トランジスタＭ３もオン状態にあるので、寄生容量ｃｂ
が充電される。

つづいて、パルスφ２が立下りパルスφ１が立上ると、
トランジスタＭ２を通してｂ点の電位が上昇し、寄生容
１ｃｂを通してトランジスタＭ２のゲートにフィードバ
ックされ、Ｂ点の電位を上昇させてトランジスタＭ２の
コンダクタンスを上昇させる。このため、ｂ点には、前
述のａ点と同様の作用・により立上り特性の良いパルス
φｌが電圧低下なしに現われ、出力端子ＯＰ２から出力
される。

出力端子ＯＰ２からの出力パルスは、初段の単位回路ｌ
にフィードバックされ、リセット用トランジスタＭ４を
オン状態とする。このため、Ａ点の電位が接地電位にリ
セットされる。また、このとき、初段のトランジスタＭ
３もパルスφｌによりオン状態となるので、ａ点の電位
もリセットされ、また、寄生容量Ｃａに蓄積されていた
電荷もクリアされる。

以下、同様にしてパルスφｌおよびφ２のタイミングで
各段の出力端子から走査パルスが順次出力されると共に
前段がリセットされる。

［発明が解決しようとする問題点］ このように、従来の走査回路は、各段のリセットを後段
からの出力走査パルスによって行うフィードバックリセ
ット構成となっているため、最終段をリセットするには
そのための専用回路を余分に設けなければならず、また
、走査回路を起動する前に全段を一括してリセットする
ことができない等の問題点を有していた。

このような問題点を解決するために、各トランジスタＭ
２のゲート電極にさらに別のリセット用のトランジスタ
をそれぞれ接続し、この別のトランジスタの各ゲート電
極を共通接続してリセットパルスを一括供給する構成が
考えられるが、トランジスタＭ２のゲート電極に新たな
トランジスタを接続することによりトランジスタＭ２の
寄生容量が増大し、ブートストラップ効果を低下させて
しまう。

また、各段に接続されているリセット用トランジスタＭ
４を後段からの走査パルスによって駆動するのではなく
、別のパルスによって駆動し、これによって各段をリセ
ットする構成も考えられるが、新たな位相パルスが必要
になるため、走査回路の駆動が複雑化してしまう。

［問題点を解決するための手段］ 本発明による走査回路は、 複数段の単位回路を２相駆動パルスで交互に駆動して各
単位回路から順次走査パルスを出力する走査回路におい
て、前記単位回路は、前記駆動パルスをドライブして走
査パルスとして出力するドライブ回路と、このドライブ
回路の制御端子に接続されるリセット回路とを具備し、
このリセット回路を次段に供給される駆動パルスにより
制御して前記ドライブ回路をリセット制御するようにし
たことを特徴とする。

［作用］ このように、次段に供給する駆動パルスを前段のリセッ
トパルスとして用いることにより、簡易な構成で前段の
リセットおよび全段の一括リセットを行なうことが出来
る。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本発明による走査回路の第一実施例の回路図
である。

本実施例は、単位回路ｌ、２．３・・・を複数段接続し
て構成しており、各単位回路の出力端子ＯＰｌ、ＯＦ２
、ＯＦ２・・・からは走査パルスが順次出力される。各
単位回路の構成および動作は基本的に同ニであるので、
以下の説明では、主として初段および第２段の単位回路
１および２の構成および動作を中心に説明する。

初段の単位回路ｌは、トランジスタＭ１．Ｍ２およびＭ
３の基本回路と、リセット用トランジスタＭ４およびＭ
ＩＯの直列回路とからなり、トランジスタＭ２のゲート
電極と一方の主電極との間には寄生容量Ｃａが存在して
いる。

トランジスタＭ１は、ゲート電極が入力端子工Ｐ１に、
一方の主電極が入力端子ＩＰｓに、他方の主電極がトラ
ンジスタＭ２のゲート電極にそれぞれ接続されている。

トランジスタＭ２は、前述した一方の主゛屯極がトラン
ジスタＭ３を介して接地されるとともに出力端子ＯＰＩ
に接続され、他方の主電極が入力端子ＩＰ２に接続され
ている。

トランジスタＭ３のゲート電極は、入力端子ＩＦ１に接
続されている。

また、トランジスタＭ２のゲート電極は、リセット用ト
ランジスタＭ４およびＭＩＯの直列回路を介して接地さ
れている。トランジスタＭ４のゲート電極は入力端子Ｉ
ＰＩに接続され、トランジスタＭＩＯのゲート電極は入
力端子ＩＰｓに接続されている。

なお、トランジスタＭＩＯはデプレッション型ｐＭＯ３
−ＦＥＴで、ゲート電極にパルスが印加されないときに
はオン状態を保つノーマルオン型であり、他のトランジ
スタはいずれもノーマルオフ型のエンハンスメント型ｎ
ＭＯ３−ＦＥＴである。

以りが単位回路ｌの構成である。このような構成を有す
る単位回路１の出力端子ＯＰＩは、次段の単位回路２の
トランジスタＭｌの一方の主電極およびリセット用トラ
ンジスタＭＩＯのゲート電極にそれぞれ接続されている
。単位回路２では。

トランジスタＭ１のゲート電極が一方の主電極に、トラ
ンジスタＭ２の一方の主電極が出力端子ＯＰ２に、トラ
ンジスタＭ２の他方の主電極が入力端子ＩＰＩに、トラ
ンジスタＭ３およびＭ４のゲート電極が入力端子ＩＰ２
にそれぞれ接続されているほかは、初段の単位回路１と
同様の構成である。なお、トランジスタＭ１のゲート電
極は。

入力端子ＩＰ２に接続するようにしてもよい。

このようにして、単位回路１と同一構成の奇数段および
単位回路２と同一構成の偶数段が従Ｊｉ１接続されて走
査回路を構成している。

なお、入力端子ＩＰＩおよびＩＦ５には２相駆動パルス
φ１およびφ２が印加され、入力端子ＩＰｓにはスター
トパルスφＳが印加されている。

次に、動作を説明する。

第２図は、本実施例の動作を説明するためのタイミング
チャートである。

まず、パルスφｌおよびφ２が同時に立Ｌす。

パルスφｌが奇数段の各中位回路のトランジスタＭ３お
よびＭ４のゲート電極に印加され、パルスφ２が偶数段
の各単位回路のトランジスタＭ３およびＭ４のゲート電
極に印加される。このため、各段の出力端子がトランジ
スタＭ３により接地電位にリセットされるとともに、各
段のトランジスタＭ２のゲート電極もトランジスタＭ４
およびＭｌｏにより接地電位にリセットされる。こうし
て、全段が全て一括してリセットされる（期間Ｔ１）。

つづいて、パルスφＳおよびφ１が立上ることにより、
初段の基本回路ｌのトランジスタＭ１がオン状態となり
、トランジスタＭ２のゲート電位（Ａ点の電位）ＶＡが
上昇する。Ａ点の電位が上昇することで、トランジスタ
Ｍ２は導通状態となり、電位ＶＡに対応したコンダクタ
ンスを示す。

また、パルスφｌによりトランジスタＭ３がオン状態と
なるので、寄生容量Ｃａが充電される（期間Ｔ２）。

つづいて、パルスφｌが立下がりパルスφ２が立上る。

これによってトランジスタＭｌおよびＭ３がオフ状態に
なるとともに、パルスφ２がトランジスタＭ２を通して
トランジスタＭ２の一方の主電極の電位（ａ点の電位）
Ｖａを上昇させる。

ａ点の電位の上昇は容量Ｃａを通してトランジスタＭ２
のゲート電極にフィードバックされ、Ａ点の電位をさら
に上昇させ、トランジスタＭ２のコンダクタンスをさら
に大きくさせる。このため、出力端子ＯＰＩにはパルス
φ２が電圧低下なしに現われる。

また、このとき次段の基本回路２のトランジスタＭ１が
ａ点の電位の上昇によりオン状態となるので、トランジ
スタＭ２のゲート電位（Ｂ点の電位）ＶＢが上昇し、寄
生容量ｃｂも充電される（期間Ｔ３）。

つづいて、パルスφ２が立下がり再びパルスφｌが立上
ると、単位回路２では、パルスφｌがトランジスタＭ２
を通してトランジスタＭ２の一方の主電極の電位（ｂ点
の電位）ｖｂを上昇させ、容量ｃｂを通してトランジス
タＭ２のゲート電極にフィードバックされ、Ｂ点の電位
をさらに」−Ｈさせる。このため、出力端子ＯＰ２には
、パルスφｌが走査パルスとして現われる。

このとき、基本回路ｌでは、トランジスタＭ４がパルス
φｌによりオン状態となり、直列接続され゛ているトラ
ンジスタＭＩＯはパルスφＳが供給されないときはオン
状態となっているので、Ａ点の電位が接地電位にリセッ
トされる。また、トランジスタＭ３もオン状態になるの
で、ａ点の電位もリセットされ、寄生容量Ｃａがクリア
される。

こうして、単位回路１かりセッ、トされる（期間Ｔ４）
。

つづいて、パルスφ１が立下りパルスφ２が立上がると
、前述と同様の作用により単位回路２のＢ点およびｂ点
がリセットされ、単位回路３の出力端子ＯＰ３からパル
スφ２が出力される（期間Ｔ５）。

以下同様にして、パルスφｌおよびφ２のタイミングで
各段の出力端子から走査パルスが順次出力されるととも
に、前段がリセットされる。

第３図は、本発明の第二の実施例の回路図である。

本実施例では、第１図のリセット用トランジスタＭ４お
よびＭＩＯの直列回路に替えてトランジスタＭｌの一方
の主電極にリセット用トランジスタＭＩＯを接続してい
る点を除いては、第１図と同様の構成である。このトラ
ンジスタＭＩＯは、ゲート電極と一方の主電極とが共通
接続されてトランジスタＭ１の一方の主電極に接続され
、他方の主電極は接地されている。このトランジスタＭ
１０がノーマルオン型であることは前述したとおりであ
る。

次に、動作を説明する０本実施例の動作も第２図に示し
たタイミングチャートと同一である。

まず、期間ＴＩでは、パルスφｌおよびφ２が同時に立
上り、パルスφｌが奇数段の各単位回路のトランジスタ
Ｍ１およびＭ３をオン状態にし、パルスφ２が偶数段の
各単位回路のトランジスタＭｌおよびＭ３をオン状態に
する。このため、各段の出力端子がトランジスタＭ３に
より接地電位にリセットされるとともに、各段のトラン
ジスタＭ２のゲート電極もトランジスタＭｌおよびＭｌ
Ｏにより接地電位にリセットされ、全段が一括リセット
される。

つづく期間Ｔ２以下の動作は、前述の第１図の動作と同
様である。ただし、前段のリセット、すなわち期間Ｔ４
におけるＡ点のリセットおよび期間Ｔ５におけるＢ点の
リセットは、トランジスタＭｌおよびトランジスタＭＩ
Ｏの直列回路により行われる点が相違している。

このように１本実施例では、トランジスタＭｌおよびＭ
ＩＯの直列回路によりリセット回路を構成しているので
、トランジスタＭ１を充電用とリセット用とに共用する
ことがでさ回路素子数を減少させることが出来る。

［発明の効果］ 以上詳細に説明したように、本発明による走査回路は、
走査パルスを出力するドライバートランジスタの制御端
子にリセット回路を接続し、このリセット回路を次段の
駆動パルスで制御することにより、前段の単位回路をリ
セットするようにしたので、簡易な構成で前段のリセッ
トおよび全段の一括リセットを行うことができる。

また、リセット回路をエンハンスメント型ｎＭＯ３−Ｆ
ＥＴとデプレッション型ＰＭＯ５−ＦＥＴとで構成すれ
ば、ＩＣの製造工程におけるｎＭＯ３Ｌきい値電圧調整
用チャンネルドープ工程とｐＭＯ５−ＦＥＴＬきい値電
圧調整用チャンネルドープ工程とを共用することができ
、製造工程が簡略化される。

【図面の簡単な説明】

第１図は、本発明による走査回路の第一の実施例を示す
回路図、 第２図は１本実施例の動作を説明するためのタイミング
チャート、 第３図は、本発明による走査回路の第二の実施例を示す
回路図。 第４図は、従来の走査回路の一例を示す回路図である。 １．２．３・・・・・・単位回路、 Ｃａ、Ｃｂ・・・・・・寄生容量。

Claims (2)

【特許請求の範囲】
1. （１）複数段の単位回路を２相駆動パルスで交互に駆動
   して各単位回路から順次走査パルスを出力する走査回路
   において、 前記単位回路は、前記駆動パルスをドライブして走査パ
   ルスとして出力するドライブ回路と、このドライブ回路
   の制御端子に接続されるリセット回路とを具備し、この
   リセット回路を次段に供給される駆動パルスにより制御
   して前記ドライブ回路をリセット制御するようにしたこ
   とを特徴とする走査回路。
2. （２）前記リセット回路は、ノーマルオフ型の第１のト
   ランジスタとノーマルオン型の第２のトランジスタとの
   直列回路から成り、前記第１のトランジスタは前記次段
   に供給される駆動パルスにより制御され、前記第２のト
   ランジスタはスタートパルスまたは前段からの出力パル
   スにより制御されるようにしたことを特徴とする特許請
   求の範囲第１項記載の走査回路。