JPH01122156A - シヨツトキ技術を用いるスタティック・メモリ・セル及びその製法 - Google Patents

シヨツトキ技術を用いるスタティック・メモリ・セル及びその製法

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JPH01122156A
JPH01122156A JP63245848A JP24584888A JPH01122156A JP H01122156 A JPH01122156 A JP H01122156A JP 63245848 A JP63245848 A JP 63245848A JP 24584888 A JP24584888 A JP 24584888A JP H01122156 A JPH01122156 A JP H01122156A
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Uong-Sing Teng Clarence
クラレンス　ウォン−シン　テング
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般に半導体メモリ・デバイスに関し、より詳
細には４トランジスタ／２抵抗器のスタティック・ラン
ダム・アクセス・メモリ構造及びその製法に関する。
従来技術 スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ
）セル設計の現在の技術は、主に二種類に分けられる。
６トランジスタ（６−Ｔ）セル及び４トランジスタ／２
抵抗器（４−丁／２−Ｒ）セルである。４−Ｔ／２−Ｒ
セルの面積が一層小さいため、高密度の応用には、それ
がより好ましい。
しかし、４−Ｔ／２−ＲのＳＲＡＭの重大な欠点は、そ
の−層高いスタンドバイ（待機時）電力消費である。必
要待機特電力は、メモリ・セル構造中の抵抗を増加させ
ることにより減らすことができる。大規模メモリに用い
る抵抗は、少なくとも１ギガオームでなければならず、
その結果、１メガピツトのＳＲＡＭの場合、約５ミリワ
ツトの待機時電力の転送となる。１００ギガオームの抵
抗を用いると、必要待機時電力は約５０マイクロワツト
に減少する。
ＳＲΔＭセル設計においてこのように大きな抵抗を製造
するためには、埋め込み接合層を用いる従来の抵抗器製
作技術以外の方法が必要であり、これは、この従来技術
を用いて１分に高い抵抗を生じさせるには大きな面積が
必要となるからである。最近の研究方法は、ドーピング
していないポリシリコンを用いて抵抗器を製作すること
である。
しかし、ポリシリコンの抵抗は、粒度や、ポリシリコン
被着後の熱処理、ポリシリコン材料に故意にそして故意
でなく加えられる不純物等、幾つかの要因に非常に敏感
である。これらの要因に対する感受性は、特により高抵
抗の場合、ポリシリコン・トランジスタの再生の可能性
を減じる。実際、ポリシリコンの抵抗器間の抵抗の１：
　５　（ｆａｃｔｏｒｏｆ　ｆｉｖｅ　）の変動を獲得
することは珍しくはない。
ゆえに、ポリシリコン抵抗器技術は、ある程度の精度が
必要とされる４−Ｔ／２−ＲのＳＲＡＭセルの設計に用
いる高抵抗のデバイスを製作するのに適していない。
従って、セルの面積を増加させることなく、ＳＲＡＭセ
ル設計用の高い（ｉＩｉ（ｌｌ！の抵抗器を製作するこ
とができる技術の必要性が生じる。
問題点を解決するための手段 ここに開示する本発明により、従来のスタティック・メ
千り・デバイスに関係する問題を実質的に除去するスタ
ティック・メモリ・セルを形成する方法及び装置を説明
する。
本発明のメモリ・セルは、逆バイアスのシヨットキ・ダ
イオードを用いて、一対のラッチング・トランジスタと
Ｖｄｄとの間に高い抵抗を提供する。シヨットキ・ダイ
オードは、５！ドルトで有効抵抗値を５００ギガオ一ム
以上とするべく作動することができ、逆バイアスのシヨ
ットキ・ダイオードにより提供される抵抗は、ドーピン
グした領域を金属／半導体界面のところに提供すること
により調整することができる。ダイオードを形成するの
に用いる金属を様々にすることにより、広範囲の有効抵
抗値を１得することができる。
本発明のこの様態は、大きな抵抗を非常に小さい表面面
積に提供することができ、それにより一層高密度のメモ
リ・アレイを可能にするという技術的な利点を提供する
。更に、本発明により、正確に制御することができる値
を有する大ぎな抵抗を提供する。
本発明の他の様態において、シヨットキ・ダイオードを
形成するのに用いるケイ化金属を同様に、局部相互接続
構造を形成するのにも用いる。これにより、抵抗負荷を
追加のリソグラフィツク段階なしで形成することができ
るという技術的な利点を提供する。
添付の図面に関連して、次の説明を参照することにより
、本発明及びその利点をより完全に理解することができ
るであろう。
友亙旦 本発明をより完全に理解するために、図面の第１図乃至
第５図を説明するが、図面中、同一番号は種々の図面の
類似及び相当部分に用いる。
第１図は、本発明のメモリ・セルの回路図を示すもので
ある。メモリ・セル１０には全体を通して５ボルトの高
電圧源Ｖｄｄがあり、それは第一のシヨットキ・ダイオ
ード１４の陽極１２と第二のシヨットキ・ダイオード１
８の陽極１６とに接続されている。第一のシヨットキ・
ダイオード１４の陰極２０は、第一のトランジスタ２４
のドレイン２２、第二のトランジスタ２８のゲート２６
、及び第三のトランジスタ３２のソース３０とに接続さ
れている。第二のシヨットキ・ダイオード１８の陰極３
４は、第一のトランジスタ２４のゲート３６、第二のト
ランジスタ２８のドレイン３８、及び第四のトランジス
タ４２のソース４ｏとに接続されている。全体を通して
接地電圧の低電圧源Ｖｓｓは、第一のトランジスタ２４
及び第二のトランジスタ２８のソース４４及び４６のそ
れぞれに接続されている。ワード線４８は、第三のトラ
ンジスタ３２及び第四のトランジスタ４２のゲート５０
及び５２にそれぞれ接続されている。ビット線５４は、
第三のトランジスタ３２のドレイン５６に接続されてお
り、逆ビットｌ１１５８は第四のトランジスタ４２のド
レイン６０に接続されている。
作動に関しては、メモリ争セル１０は、同様に設計され
たメモリ・セルのメモリ・アレイの一部分である。メモ
リ・セル１０の能動スイッチング素子は、ＮＭＯＳトラ
ンジスタとして示すが、同様のメモリ・セルは、Ｐチャ
ネルのＭＯＳ　トランジスタかまたはバイポーラ・トラ
ンジスタを用いて構成することができる。
メモリ・セル１０において、第三のトランジスタ３２及
び第四のトランジスタ４２は、セルの出力をピッ°ト［
１５４及び逆ビット線５８と分離或いは接続する役目を
果たす転送ゲートとして作動する。これらのトランジス
タは、ワード線４８によりターン・オン、ターン・オフ
され、それにより、メモリ争セル１０を読み出し用また
は書き込み用に選択する。ワードｆｉ１４８がターン・
オンされると（すなわち論理高電圧の時）、第三のトラ
ンジスタ３２及び第四のトランジスタ４２は、それぞれ
のドレインとソースとの間に電流を伝導するべく作動す
ることができる。
データをセルに書き込むには、ワード線４８をターン・
オンして、第三のトランジスタ３２及び第四のトランジ
スタ４２を導電可能にする。ビット線の値を１（論理高
電圧）、ゆえに逆ビット線の値をゼロとすると、第一の
トランジスタ２４はターン・オフされ、第二のトランジ
スタ２８はターン・オンされる。それゆえ、第二のトラ
ンジスタ２８のドレイン３８は、ＶＳＳに接続され、−
方、第一のトランジスタ２４のドレイン２２はビット線
５４のところの論理高電圧に接続される。
第三のトランジスタ３２及び第四のトランジスタ４２を
ターン・オフすると、メモリ・セル１０は、この状態の
ままになり、データをそこに保持する。
セルを読み出すには、ワードＩ！４８を再びターン・オ
ンして、ドレイン２２からビット線５４へ、及びドレイ
ン３８から逆ビット線５８へのそれぞれの導電を１Ｊ１
１にする。゛（図示していないが）センス増幅器はビッ
ト線５４及び逆ビットＩｆ！５８に接続されており、ド
レイン２２及び３８の電圧のステータスを読み出す。セ
ル内に保持されるデータを表わす論理レベルは、センス
増幅器の出力のところに生じる。
ダイオード１４及び１８は、第一のトランジスタ２４及
び第二のトランジスタ２８の負荷抵抗器として用いる。
逆バイアス・ダイオード１４及び１８の有効抵抗値は、
ＳＲＡＭへの待機時電力の転送に直接影響を及ぼす。シ
ヨットキ・ダイオードは、逆バイアスの場合、その・−
層高い漏れ電流があることを除１プば、多少、通例のＰ
／Ｎ接合のように作動する。ショットキの漏れは、金属
とシリコンの間にある真性障壁の関数、及び障壁を横切
る電界（或いは電圧）の関数である。逆バイアス接合の
漏れ電流の密度を表わす等式は、逆電圧■ｒが３ｋＴ／
ａ（室温の時ｋＴ／ｑ＝０．０２６Ｖ）より大きい場合
： １／２ ｅｘｐ［＋ｑ（ｑＦ／４πｅ　　＞　　　　／に丁］に
より与えられ、ここで、 Ａ−リチャードソン定数、 Ｔ＝湯温度 Ｅｏ−金属の仕事関数とシリコンの電子親和力との間の
障壁の高さ或いは差、 Ｆ＝電界の強さ、 ｅｓ−シリコンの誘電率である。
従って、対応する障壁の高さを有づる特定の金属を選択
することができるので、５ボルトのｖｒにおける有効抵
抗植を好ましい範囲内にし得る。
第１表により、幾つかの一般的なケイ化物の障壁の高さ
を列挙する。
第１表 ＴｉＳｉ２　　０．６０Ｖ ＣＯＳ　１２　　　０　、６４　Ｖ Ｃｒ　Ｓ　ｉ　２　　　０　、５７　ＶＭｏＳ　ｉ２　
　０．５５Ｖ Ｔ　ａ　Ｓ　ｉ　２　　　　０　、５９　Ｖ第１表に挙
げたケイ化物の障壁の高さは、電界を変えることにより
僅かに調整することができる。
電界は、バイアスにより、または、例えば第４図に関連
して示すようなイオン注入等で半導体表面に制御可能な
数の不純物を有する半導体材料の薄い層をもたらすこと
により変えることができる。
典型的には、逆バイアスのシヨットキ・ダイオードの有
効な障壁は、シリコン中で０．２ボルトだ番プ、ヒ化ガ
リウム中で０．３ボルト以上、減らすことができる。
例えば、Ｔｉ３ｉ２を用いて、ＳＲＡＭセルの抵抗負荷
用に用いるショットキ障壁を形成することができ°る。
ＴｉＳｉ□の真性障壁の高さは０．６ボルトであり、逆
漏れ電流の密度Ｊｒは、上記の等式から計算することが
でき、約１×１０ａｌｐＳ／ＣｌＲ２となる。
１マイクロメートル×１マイクロメートルの接触を用い
ると、洩れ電流は約ｌＸｌ０−”アンペアとなる。５ボ
ルトで、等価抵抗は５００ギガオームに等しくなる。障
壁の高さを０．５６ボルトに僅かに減らすことにより、
この抵抗は、同一面積の接触の場合、５ボルトで約１０
０ギガオームに等しくなる。障壁の高さは、例えば、約
２×１２゜ １０　１０ｎｓ、／ａ１”の濃度のヒ素の注入により減
らすことができる。その代わりに、第１表に示したよう
に、Ｍ　ｏ　Ｓ　ｉ　２を用いて０．５６ボルトの障壁
の高さを有するショットキ障壁を形成することができ、
その場合は、いかなる注入もなにも必要ではない。
さて、第２図を説明するが、同図により、ＭＯＳトラン
ジスタと関連してシヨットキ・ダイオードを形成する工
程を説明する。Ｎタンク領域６２をＰ−のシリコン基板
６４中に形成する。分離領域６８は、ＬＯＧＯ８（シリ
コンの局部酸化）工程かまたは他の周知の技術を用いて
、酸化物７０で形成する。
ドーピングしたポリシリコン・ゲート７２を、基板６４
の上のゲート酸化物ｍ６６上に形成する。
ＣＭＯ８周辺をメモリ・デバイスに用いる場合、Ｎタン
ク領域は、通常の工程の一部として形成することができ
、従って、追加のマスキング段階は必要ではないという
ことに注意されたい。
さて、第３図を説明するが、同図により、シヨットキ・
ダイオードを形成する第二段階を説明する。側壁酸化物
領域７４を、ドーピングしたポリシリコン・ゲート７２
の上に形成し、ドーピングしたポリシリコン・ゲート７
２にも、また側壁酸化物領域７４にも覆われていない残
りのゲート酸化物層６６を、ＣＨＦ３＋ｃ２Ｆ６のプラ
ズマ・エツチングなどのような適切なエツチングを用い
て除去する。フォトレジスト・マスク７６を、ショット
キロ荷用に使用する部分の上に形成し、また、Ｎ＋ソー
ス／ドレイン領域７８は露出したシリコン基板６４及び
Ｎタンク６２上への注入により形成する。
第４図を説明するが、同図により、本発明の工程の第三
段階を説明する。フォトレジスト・マスク７６を除去し
て、必要ならば、障壁の高さの調整注入を行う。障壁の
高さの調整注入を行った場合、シヨットキ・ダイオード
が配置されることになるところに、ドーピングした領域
８０が形成される。障壁の高さの調整注入を行うのに必
要な１ネルギ及びａは比較的小さいので、その注入を行
なう間に他の活性領域をマスキングする必要はない。
第５図では、シヨットキ・ダイオードを形成する第四段
階を説明するが、ＴｉＳｉ２層を用いて、ショットキ・
ダイードと局部相互接続とを形成する。Ｔｉの層をデバ
イスの表面に被着する。炉の中で約６７５℃までデバイ
スを熱することにより、Ｔｉをシリコンと反応させて、
Ｔｉ５ｉ２領域８２を形成する。しかし、フィールド酸
化物７ｏの上には、ＴｉＮ領域８４が形成される。
７ｉ３ｉ２領域８２及びＴｉＮ領域８４をパターン形成
し、エツチングして、局部相互接続構造を形成する。シ
ヨットキ・ダイオード８６を、Ｎタンク６２と、その上
にあるＴｉＳｉ２１ｉ！８２との聞に形成する。
ＴｉＮの副産物は、ＮＨ４ＯＨの溶液かまたは他の適切
なエツチングを用いて除去することができる。シヨット
キ・ダイオード８６と一つのＮ＋ソース／ドレイン領域
７８との間の相互接続を維持することが好ましいので、
その間のＴｉＮ領域８４は、ＴｉＮのエツチングを行う
前にマスキングしなければならない。
以上のことから分かるように、本発明により、非常に大
きな抵抗負荷を非常に小さい面積に生じさせるという技
術的な利点が提供される。更に、抵抗負荷は、シヨット
キ・ダイオード８６を形成するのに用いるＮタンク領域
６２の部分をドーピングすることにより、正確に微調整
することができる。本発明により、ダイオードを、メモ
リ・デバイスの他の領域を形成するのに用いる工程段階
と関連して形成することができ、従って、デバイスを形
成する複雑性が増加しないという技術利点もまた提供さ
れる。
以上に、本発明の好ましい実施例を詳細に説明したが、
添付の特許請求の範囲により定める本発明の精神及び範
囲から離れることなく、様々な変更、置き換え、交合を
これになすことができるということを理解されたい。
以上の説明に関連して、更に、下記の項を開示する。
（１）　　データをメモリ・セルへそしてメモリ・セル
から転送するビット線と、 前記ビット線に作動的に接続され、前記ビット線から受
けたデータを選択的に蓄積するラッチング回路と、 前記ラッチング回路に作動的に接続され、高抵抗を前記
ラッチング回路と与えられた第一の所定の電圧との間に
生じるようにした逆バイアス・シヨツトキ障壁ダイオー
ドとを含むスタティック・メモリ・セル。
（２）　　第（１）項に記載したメモリ・セルにおいて
、前記ショットキＲ＆Ｊ！ダイオードが第一の導電形の
半導体領域と前記半導体領域と接触している金属領域と
を含むことを特徴とするメモリ・セル。
（３）　　第（２）項に記載したメモリ・セルにおいて
、前記金属領域がケイ化金属を含むことを特徴とするメ
モリ・セル。
（４）　　第（３）項に記載したメモリ争セルにおいて
、前記ケイ化金属がケイ化チタンを含むことを特徴とす
るメモリ・セル。
（５）　　第（２）項に記載したメモリ・セルにおいて
、前記ショットキ障壁ダイオードが更に、ドーピングし
た領域を前記半導体領域中に含み、ショットキ障壁ダイ
オードの障壁の高さを調整することを特徴とするメモリ
・セル。
（６）　　第（１）項に記載したメモリ・セルにおいて
、前記ラッチング回路が、前記ショットキ障壁ダイオー
ドと第二の所定の電圧との間を導電するべく作動する第
一及び第二のスイッチング素子を含み、前記第一のスイ
ッチング素子が逆ビット線により駆動され、前記第二の
スイッチング素子が前記ビット線に駆動されることを特
徴とするメモリ壷セル。
（１）　　第（６）項に記載したメモリ・セルにおいて
、前記ショットキ障壁ダイオードが、第一のショットキ
障壁ダイオードを含み、更に、第二のショットキ障壁ダ
イオードを含み、前記第一のショットキ障壁ダイオード
が、前記第一のスイッチング素子と前記第一の所定の電
圧との間に接続され、前記第二のショットキ障壁ダイオ
ードが、前記第二のスイッチング素子と前記第一の所定
の電圧との間に接続され、前記第一のショットキ障壁ダ
イオードが前記第一のトランジスタが導電しているとき
に逆バイアスされ、前記第二のショットキ障壁が前記第
二のトランジスタが導電しているときに逆バイアスされ
ることを特徴とするメモリ・セル。
（８）　　第（６）項に記載したメモリ・セルにおいて
、前記第一及び第二のスイッチング素子がＭｏＳトラン
ジスタを含むことを特徴とするメモリ・セル。
（９）　　メモリ・セルに蓄積するべくデータ・ビット
をラッチングする第一及び第二のトランジスタと、 陰極を形成する金属部分と陽極を形成する半導体部分と
を有する第一及び第二のシヨットキ・ダイオードであっ
て、前記シヨットキ・ダイオードの陰極が前記それぞれ
のトランジスタに接続され、高抵抗が前記それぞれのト
ランジスタと与えられた電圧との間に生じるようにする
ことと、前記シヨットキ・ダイオードを前記トランジス
タに接続する前記金属部分の拡張部分とを含むメモリ・
セル。
（１０）　　第（９）項に記載したメモリ・セルにおい
て、前記金属部分がチタン化合物を含むことを特徴とす
るメモリ・セル。
（１１）第（１０）項に記載したメモリ・セルにおいて
、前記金属部分がケイ化チタンを含むことを特徴とする
メモリ・セル。
（１２）　　’第（１１）項に記載したメモリ・セルに
おいて、前記拡張部分が窒化チタンを含むことを特徴と
するメモリ・セル。
（１３）　　メモリ・セルを半導体基板中に形成する方
法であって、 第一及び第二のトランジスタ領域を前記半導体基板中に
形成する段階と、 第一の導電形のタンク領域を１ｙｉ記半導体基板中に形
成する段階と、 金属層を前記半導体基板の上に形成する段階と、１ＳＩ
Ｆ２ｉａ金属層をエツチングしてシヨットキ・ダイオー
ドを前記タンク領域と連結して形成し、相互接続を前記
シヨットキ・ダイオードと前記トランジスタ領域のうち
の一つとの間に形成する段階とを含む方法。
（１４）　　第（１３）項に記載した方法であって、更
に、ドーピングした領域を前記タンクＩ域の表面に形成
して、シヨットキ・ダイオードの障壁の高さが減少する
ようにする段階を含む方法。
（１５）　　第（１３）項に記載した方法において、前
記金ＪＩ層がチタンを含み、前記半導体がシリコンを含
み、更に、チタンを熱して半導体表面の領域上にケイ化
チタンを形成する段階を含む方法。
（１６）第（１３）項に記載した方法において、史に、
前記タンク領域の表面を前記基板の表面から分離する酸
化物領域を形成する段階と、 前記金属層を熱して、前記金ｆｉＡ層と前記基板及びタ
ンク領域との闇に反応を生じさせて、ケイ化金属領域が
前記金属領域の部分に形成されるようにする段階と、　
　　　　　　　　　　　　　　　４前記絶縁領域をマス
クして、前記シヨットキ・ダイオードと前記トランジス
タとの間に相互接続を定める段階と、 前記絶縁領域上の金属のマスクしていない部分をエツチ
ングする段階とを含む方法。
（１７）　　４トランジスタ／２抵抗器のメモリ・セル
１ｏを、２個のシヨットキ・ダイオード１４゜１８を抵
抗負荷として用いて形成する。２個のトランジスタ２４
．２８を用いてメモリ・データの記憶用のラッチを形成
し、他の２個のトランジスタ３２．４２によりビット線
５４とのアクセスを提供する。ショットキやダイオード
１４．１８はラッチング争トランジスタ２４．２８のド
レイン２２．３８とＶｄｄとの門に接続されている。適
切なケイ化物を選択することにより、大きな抵抗を獲得
することができる。所定のケイ化物の場合、シヨットキ
・ダイオードを形成するのに用いるＮタンク領域をドー
ピングすることにより抵抗をわずかに変えることができ
る。
【図面の簡単な説明】
第１図は、逆バイアスのシヨットキ・ダイオードを抵抗
素子として用いる本発明のメモリ・セルの回路図を説明
する。 第２図は、ショットキ障壁負荷を形成する第一段階を説
明する。 第３図は、ショットキ障壁負荷を形成する第二段階を説
明する。 第４図は、ショットキ障壁負荷を形成する第三段階を説
明する。 第５図は、ショットキ障壁負荷を形成する第四段階を示
す。 １皇［（鉱区Ｊ Ｖｄｄ：高電圧源 ｖＳＳ：低電圧源 １０：メモリ・セル １４．１８：シヨットキ・ダイオード ２４．２８．３２．４２：トランジスタ４８：ワード線 ５４：ビット線 ５８：逆ビット線 ６２：Ｎタンク領域 ６４：Ｐ−シリコン基板 ６６：ブート酸化物層 ６８：分離領域 ７２ニド−ピングしたポリシリコン・ゲート７４：側壁
酸化物領域 ７８二Ｎ＋ソース／ドレイン領域 ８６：シヨットキ・ダイオード

Claims (2)

    【特許請求の範囲】
  1. （１）データをメモリ・セルへそしてメモリ・セルから
    転送するビット線と、 前記ビット線に作動的に接続され、前記ビット線から受
    けたデータを選択的に蓄積するラッチング回路と、 前記ラッチング回路に作動的に接続され、高抵抗を前記
    ラッチング回路と与えられた第一の所定の電圧との間に
    生じるようにした逆バイアス・シヨツトキ障壁ダイオー
    ドとを含むスタティック・メモリ・セル。
  2. （２）メモリ・セルを半導体基板中に形成する方法であ
    つて、 第一及び第二のトランジスタ領域を前記半導体基板中に
    形成する段階と、 第一の導電形のタンク領域を前記半導体基板中に形成す
    る段階と、 金属層を前記半導体基板の上に形成する段階と、前記金
    属層をエッチングしてシヨットキ・ダイオードを前記タ
    ンク領域と連結して形成し、相互接続を前記シヨツトキ
    ・ダイオードと前記トランジスタ領域のうちの一つとの
    間に形成する段階とを含む方法。
JP63245848A 1987-09-30 1988-09-29 シヨツトキ技術を用いるスタティック・メモリ・セル及びその製法 Pending JPH01122156A (ja)

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