JPH01119829A - Register interference preventing method - Google Patents
Register interference preventing methodInfo
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- JPH01119829A JPH01119829A JP62277623A JP27762387A JPH01119829A JP H01119829 A JPH01119829 A JP H01119829A JP 62277623 A JP62277623 A JP 62277623A JP 27762387 A JP27762387 A JP 27762387A JP H01119829 A JPH01119829 A JP H01119829A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
-
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、プロセッサのパイプライン処理方法２ヘー・ に関するものである。[Detailed description of the invention] Industrial applications The present invention provides a processor pipeline processing method 2. It is related to.
従来の技術
現在、データを処理するプロセッサにおいて、高速化の
ための一般的手法としてパイプライン方式が用いられて
いる。2. Description of the Related Art Currently, in processors that process data, a pipeline system is used as a general method for increasing speed.
インタフェース１９８７．６月号「バークレイ通信”Ｒ
ＩＳＣチップで大学教授が起業したＭＩＰＳ社″゛」に
述べられているように、実行コードフェッチ（ＩＦ）、
レジスタの読み込みと解読（ＲＤ）、演算（ＡＬＵ）、
データアクセス（ｙｔｚＭ）、レジスタへの書き込み（
ＦＷＢ）で構成される５段パイプラインプロセサは、１
サイクルで各ステップを並列に実行することによ逆処理
能力を向上させ、性能アンプを図っている。Interface June 1987 issue “Berkeley News” R
As stated in MIPS, a company founded by a university professor with ISC chips, execution code fetch (IF),
Register reading and decoding (RD), operation (ALU),
Data access (ytzM), write to register (
FWB) is a 5-stage pipeline processor consisting of 1
By executing each step in parallel in a cycle, the inverse processing ability is improved and the performance is increased.
しかし、パイプライン方式のプロ士すでは、直前の実行
コードで得られた結果をすぐに使いたいという実行コー
ド並びの時、正しい結果が得られていないというレジス
タ干渉と呼ばれる問題が生じる。そこで第３図に示した
従来の実行コード１０２を有するパイプライン方式のプ
ロセサでは、第４３Ａ−７
図に示すごとくＯＦ４とＯＦ２のレジスタ干渉の実行コ
ードの間にレジスタ干渉を防ぐノーオペレーション実行
コードＣ以下ＮＯＰと略称する）を挿入していた。However, in a pipeline system, a problem called register interference arises in which the correct result is not obtained when the execution code is arranged so that the result obtained by the immediately previous execution code is used immediately. Therefore, in the pipeline type processor having the conventional execution code 102 shown in FIG. 3, as shown in FIG. (hereinafter abbreviated as NOP) was inserted.
発明が解決しようとする問題点
しかし、Ｎ０Ｐ２挿入することは、ムダな実行コードを
挿入することを意味し、実行コードフェッチサイクルの
増加を招く。このように従来のＮＯＰを挿入する方法で
は、レジスタ干渉を起すコードが多く実行された場合、
実行コードンエッチサイクルが、レジスタ干渉のない場
合と比べ多くなり、よって、メモリへのパストラフィッ
クが混雑する。特に、外部メモリが、高速でない場合や
、高速でも小容量な場合は、この問題は極めて重要とな
る。本発明は、かかる問題点を鑑みなされたもので、実
行コード量の増加なしにレジスタ干渉を防止する方法を
提案することを目的としている。Problems to be Solved by the Invention However, inserting N0P2 means inserting wasteful execution code, leading to an increase in execution code fetch cycles. In this way, with the conventional method of inserting NOPs, if a lot of code that causes register interference is executed,
The number of execution coden etch cycles is increased compared to the case without register interference, thus congesting the path traffic to the memory. This problem is particularly important when the external memory is not high speed or has a small capacity even if it is high speed. The present invention has been made in view of such problems, and it is an object of the present invention to propose a method for preventing register interference without increasing the amount of executed code.
問題点を解決するための手段
本発明は、前記問題点を解決するため、少なくとも実行
コードフェッチ、実行コードデコード及びレジスタ干渉
を伴う複数の演算ステージより構成されるパイプライン
方式のプロセッサにおいて、実行される実行コード上に
前記複数の演算ステージでのレジスタ干渉を示す特定の
フィールドを設け、前記実行コードデコードステージは
、前記レジスタ干渉フィールドを参照し、そのバタンに
従い前記複数の演算ステージに対し、該当する実行コー
ドに対応する内部コードか、あるいは、該当する実行コ
ードに対応する内部コードにひきつづいて、１つまだは
複数のノーオペレーションの内部コードを発行すること
を特徴とするレジスタ干渉防止方法である。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention is implemented in a pipelined processor consisting of a plurality of arithmetic stages involving at least execution code fetch, execution code decoding, and register interference. A specific field indicating register interference in the plurality of arithmetic stages is provided on the execution code, and the execution code decoding stage refers to the register interference field and determines the corresponding field for the plurality of arithmetic stages according to the button. This register interference prevention method is characterized by issuing an internal code corresponding to an executable code, or one or more no-operation internal codes following the internal code corresponding to the relevant executable code.
作 用
生成された実行コード上に、設けられたレジスタ干渉フ
ィールドは、実行コード中にレジスタ干渉が起している
場合、七ソトされる。Operation: The register interference field provided on the generated executable code is sorted if register interference occurs in the executable code.
プロセサは、実行コードデコードステージは、このフィ
ールドのみを参照することにより、レジスタ干渉が起き
たかどうかを判断し、レジスタ干渉５へ一／
が起きている場合には、ＮＯＰサイクルをプロセサ内部
の実行シーケンスに挿入する。The execution code decode stage of the processor determines whether register interference has occurred by referring only to this field, and if register interference has occurred, the NOP cycle is transferred to the processor's internal execution sequence. Insert into.
よって、実行コードの不用な増加なしに、レジスタ干渉
を防止するこ、！：が可能となる。Therefore, register interference can be prevented without unnecessary increase in execution code! : becomes possible.
実施例
本発明にかかるレジスタ干渉防止方法の一例を第１図に
示す。レジスタ干渉ンイールド６を持つ実行コード２は
、実行コードンエッチ線６０を通してプロセサ４Ｑに伝
えられる。実行コードフェッチを実行する第１パイプラ
イン１０は、これ全受は取シ格納する。実行コードをデ
コードする第２パインラインは、内部実行コード線５２
より実行コード全受けとり１ビツトのレジスタ干渉フィ
ールド６を参照する。そしてレジスタ干渉がない場合に
は、該当する内部実行コードを、レジスタ干渉がある場
合には、該当する内部実行コードとさらに次サイクルレ
ジスタ干渉を防ぐ内部ノーオペレーションコードを生成
し、内部実行コード線５４により、第３パイプライン１
４以降に、実行内容を伝える。第３パイプライン１４、
第４パイロへ一／
プライン１６、第６パイプライン１８は、それぞれ、内
部実行コード線５４．５６．５８により伝えられる演算
を実行する。Embodiment An example of the register interference prevention method according to the present invention is shown in FIG. Execution code 2 with register interference yield 6 is transmitted to processor 4Q through execution coden etched line 60. The first pipeline 10 that executes the execution code fetch receives and stores all the received code. The second pine line that decodes the execution code is the internal execution code line 52.
Refer to the 1-bit register interference field 6 which receives the entire execution code. Then, if there is no register interference, the corresponding internal execution code is generated, and if there is register interference, the corresponding internal execution code and an internal no-operation code that prevents register interference in the next cycle are generated, and the internal execution code line 54 is generated. Accordingly, the third pipeline 1
From 4 onwards, I will tell you what to do. third pipeline 14,
The fourth pyro/pipeline 16 and the sixth pipeline 18 each execute operations conveyed by internal execution code lines 54, 56, and 58.
ここで、従来と異なる点は、レジスタ干渉を防ぐための
ノーオペレーション操作を第２パイプラインで判断し、
挿入する点である。Here, the difference from the conventional method is that no-operation operations are determined in the second pipeline to prevent register interference.
This is the point to insert.
以下では、レジスタ干渉防止の過程′ｆｆ：第２図のタ
イミングチャート図をもとに説明する。ここで、駆動ク
ロックは、１サイクル２相クロツクトシ、プロ十すでは
ＯＰｏからＯＦ８ の実行コードが処理されるとする。In the following, the register interference prevention process 'ff will be explained based on the timing chart of FIG. Here, it is assumed that the drive clock is a one-cycle two-phase clock and that the execution codes from OPo to OF8 are processed in the program.
通常のレジスタ干渉がない場合、流れのよどみなく順調
に第２図（ロ）のごとく実行される。In the absence of normal register interference, the flow is smoothly executed without stagnation as shown in FIG. 2 (b).
また、ＯＦ２とＯＦ２の間にレジスタ干渉がある場合、
第１パイプライン１２は内部実行コード線６２によって
伝えられたＯＦ２の実行コード２のレジスタ干渉フィー
ルド６を参照し、ＯＦ２とＯＦ２がレジスタ干渉を行し
ていることを判断する。そして、次サイクル、第２パイ
プラインは、ノーオペレーションサイクルを挿入する。Also, if there is register interference between OF2 and OF2,
The first pipeline 12 refers to the register interference field 6 of the execution code 2 of OF2 transmitted by the internal execution code line 62, and determines that OF2 and OF2 are performing register interference. Then, in the next cycle, the second pipeline inserts a no-operation cycle.
さラニ７Ａ−７
次サイクル、第１パイプライン１０は、ウェート状態、
それ以外のパイプラインは命令を実行する。Sarani 7A-7 Next cycle, the first pipeline 10 is in a wait state,
Other pipelines execute instructions.
以後は、何も起らなかったかのごとく、第２図（ａ）の
ように命令を実行する。この場合、従来の技術と比べ実
行コード上へのＮＯＰの挿入がないたべ実行コード量の
増加なしにレジスタ干渉を防止することができる。Thereafter, the command is executed as shown in FIG. 2(a) as if nothing had happened. In this case, register interference can be prevented without inserting a NOP into the execution code and without increasing the amount of execution code compared to the conventional technique.
発明の効果
目的コードのオペレーションコード上ニレジスタ干渉フ
ィールドを設ける。さらに、これを実行するパイプライ
ン方式をとったプロ士すには、実行コードデコードステ
ージにこのフィールドを参照し、ノーオペレーションサ
イクルを挿入する構成を設ける。このだめ、レジスタ干
渉が生じた場合でも、目的プログラムの増加なしに、レ
ジスタ干渉を防止できる。従来の方式と比べて、余分な
ノーオペレーションサイクル命令のフェッチによるパス
トラフィックの緩和及び外部メモリの節約にとってきわ
めて有効である。Effects of the Invention A two-register interference field is provided on the operation code of the object code. Furthermore, in a professional program that uses a pipeline method to execute this, a configuration is provided in which this field is referenced in the execution code decoding stage and a no-operation cycle is inserted. Therefore, even if register interference occurs, register interference can be prevented without increasing the number of target programs. Compared to conventional schemes, it is very effective in mitigating path traffic and saving external memory by fetching extra no-operation cycle instructions.
第１図は本発明の実施例の概略構成図、第２図は本発明
の実施例の動作を示すタイミングチャート図、第３図は
従来のプロセサの概略構成図、第４図は従来のプロセサ
の動作を示すタイミングチャート図である。
２・・・・・・実行” Ｍ、４・・・・・・オペレー
ションフィールド、６・・・・・・レジスタ干渉フィー
ルド、８・・・・・・オペランドフィールド、１ｏ・・
・・・・第１ノくイブライン、１２・・・・・・第２パ
イプライン、１４・・・・・・第３ノ（イブライン、１
６・・・・・・第４パイプライン、１８・・・・・・第
６パイプライン、４０・・・・・・プロセサ、５０・・
・・・・実行フードフェッチ線、５２ 、６４ 、５６
、５８・・・・・・内部実行コード線。FIG. 1 is a schematic configuration diagram of an embodiment of the present invention, FIG. 2 is a timing chart showing the operation of the embodiment of the present invention, FIG. 3 is a schematic configuration diagram of a conventional processor, and FIG. 4 is a diagram of a conventional processor. FIG. 3 is a timing chart diagram showing the operation of FIG. 2...Execution" M, 4...Operation field, 6...Register interference field, 8...Operand field, 1o...
... 1st pipeline Eve line, 12... 2nd pipeline, 14... 3rd pipeline (Eve line, 1
6...Fourth pipeline, 18...Sixth pipeline, 40...Processor, 50...
...Execution food fetch line, 52, 64, 56
, 58... Internal execution code line.
Claims (1)
びレジスタ干渉を伴う複数の演算ステージより構成され
るパイプライン方式のプロセッサにおいて、実行される
実行コード上に前記複数の演算ステージでのレジスタ干
渉を示す特定のフィールドを設け、前記実行コードデコ
ードステージは、前記レジスタ干渉フィールドを参照し
、そのパターンに従い前記複数の演算ステージに対し、
該当する実行コードに対応する内部コードか、あるいは
該当する実行コードに対応する内部コードにひきつづい
て、１つまたは複数のノーオペレーションの内部コード
を発行することを特徴とするレジスタ干渉防止方法。In a pipelined processor consisting of a plurality of arithmetic stages involving at least execution code fetch, execution code decoding, and register interference, a specific field indicating register interference in the plurality of arithmetic stages is added to the execution code to be executed. and the execution code decoding stage refers to the register interference field and performs on the plurality of calculation stages according to the pattern.
1. A method for preventing register interference, comprising issuing one or more no-operation internal codes following an internal code corresponding to a corresponding executable code or an internal code corresponding to a corresponding executable code.
Priority Applications (3)
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|---|---|---|---|
| JP62277623A JPH01119829A (en) | 1987-11-02 | 1987-11-02 | Register interference preventing method |
| KR1019890701233A KR920003495B1 (en) | 1987-11-02 | 1988-10-31 | Register inteference preventing method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277623A JPH01119829A (en) | 1987-11-02 | 1987-11-02 | Register interference preventing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119829A true JPH01119829A (en) | 1989-05-11 |
Family
ID=17586001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277623A Pending JPH01119829A (en) | 1987-11-02 | 1987-11-02 | Register interference preventing method |
Country Status (3)
| Country | Link |
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| KR (1) | KR920003495B1 (en) |
| WO (1) | WO1989004518A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370638B1 (en) | 1997-11-21 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of computer program control in computer systems using pipeline processing |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915083A (en) * | 1997-02-28 | 1999-06-22 | Vlsi Technology, Inc. | Smart debug interface circuit for efficiently for debugging a software application for a programmable digital processor device |
Family Cites Families (2)
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| JPS5466048A (en) * | 1977-11-07 | 1979-05-28 | Hitachi Ltd | Information processor |
-
1987
- 1987-11-02 JP JP62277623A patent/JPH01119829A/en active Pending
-
1988
- 1988-10-31 KR KR1019890701233A patent/KR920003495B1/en not_active IP Right Cessation
- 1988-10-31 WO PCT/JP1988/001111 patent/WO1989004518A1/en unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370638B1 (en) | 1997-11-21 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of computer program control in computer systems using pipeline processing |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003495B1 (en) | 1992-05-01 |
| WO1989004518A1 (en) | 1989-05-18 |
| KR890702115A (en) | 1989-12-22 |
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