JPH01112803A - 高入力インピーダンス増幅装置 - Google Patents
高入力インピーダンス増幅装置Info
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- JPH01112803A JPH01112803A JP62269870A JP26987087A JPH01112803A JP H01112803 A JPH01112803 A JP H01112803A JP 62269870 A JP62269870 A JP 62269870A JP 26987087 A JP26987087 A JP 26987087A JP H01112803 A JPH01112803 A JP H01112803A
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- 238000001514 detection method Methods 0.000 claims abstract description 5
- 230000003321 amplification Effects 0.000 claims description 22
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 22
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000003251 Pruritus Diseases 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高入力インピーダンス増幅装置に関するもの
であり、詳しくは、温度特性の改善に関するものである
。
であり、詳しくは、温度特性の改善に関するものである
。
（従来の技術）
第３図は、従来の高入力インピーダンス増幅装置の一例
を示す回路図である。第３図において、ＱＩは増幅素子
として用いるＦＥＴであり、ゲートには入力信号が加え
られ、ソースは電源＋ＶｃＣに接続されている。Ｑ２は
ＦＥＴ ＱＩのバイアス電流源（Ｃ８１）として用い
るＦＥＴであり、ソースはＦＥＴ ＱＩのドレインに
接続され、ゲートおよびソースは電源−ＶＥＥに接続さ
れている。Ｑ３はインピーダンス変換用にエミッタフォ
ロワ接続されたトランジスタであり、コレクタは電源十
Ｖｃｃに接続され、ベースはＦＥＴＱＩのドレインとＦ
ＥＴ Ｑ２のソースの接続点に接続され、エミッタは
電流１１１ Ｇ Ｓ ２を介して′ｉｆｉ源−ＶＥＥに
接続されている。
を示す回路図である。第３図において、ＱＩは増幅素子
として用いるＦＥＴであり、ゲートには入力信号が加え
られ、ソースは電源＋ＶｃＣに接続されている。Ｑ２は
ＦＥＴ ＱＩのバイアス電流源（Ｃ８１）として用い
るＦＥＴであり、ソースはＦＥＴ ＱＩのドレインに
接続され、ゲートおよびソースは電源−ＶＥＥに接続さ
れている。Ｑ３はインピーダンス変換用にエミッタフォ
ロワ接続されたトランジスタであり、コレクタは電源十
Ｖｃｃに接続され、ベースはＦＥＴＱＩのドレインとＦ
ＥＴ Ｑ２のソースの接続点に接続され、エミッタは
電流１１１ Ｇ Ｓ ２を介して′ｉｆｉ源−ＶＥＥに
接続されている。
これにより、高入力インピーダンスおよび低出力インピ
ーダンスを有する増幅器が構成されることになる。
ーダンスを有する増幅器が構成されることになる。
なお、直流湿洩特性を改善するために、ＦＥ丁Ｑ＋ 、
Ｃ２として特性の揃ったデュアルパッケージのものを用
いたり、シングルパッケージのものを近゛接配置するこ
とが行われる。
Ｃ２として特性の揃ったデュアルパッケージのものを用
いたり、シングルパッケージのものを近゛接配置するこ
とが行われる。
（発明が解決しようとする問題点）
しかし、このような構成において、出力信号の電流駆動
能力を高めるためにトランジスタＱ３に多量のバイアス
電流を流すと、トランジスタＱ３が発熱して回路全体の
温度特性に悪影響を及ぼすことになる。
能力を高めるためにトランジスタＱ３に多量のバイアス
電流を流すと、トランジスタＱ３が発熱して回路全体の
温度特性に悪影響を及ぼすことになる。
本発明は、このような点に着目したものであり、その目
的は、電流駆動能力の高い出力が得られ、高精度の温度
特性補償が行える高入力インピーダンス増幅装置を提供
することにある。
的は、電流駆動能力の高い出力が得られ、高精度の温度
特性補償が行える高入力インピーダンス増幅装置を提供
することにある。
（問題点を解決するための手段）
本発明の高入力インピーダンス増幅装置は、高入力イン
ピーダンスを有し、入力端子に入力信号が加えられる第
１の増幅素子と、 第１の増幅素子をバイアスする第１の可変電流源と、 高入力インピーダンスを有し、入力端子が接地され、第
１の増幅素子と熱的に結合された第２の増幅素子と、 第１の可変ｒＲ電流源熱的に結合され、第２の増幅素子
をバイアスする第２の可変電流源と、第２の増幅素子の
出力信号変動を検出し、その検出信号に従って第２の１
話幅素子の出力信号変動を補償するように第１の可変電
流源から出力されるバイアス電流および第２の可変電流
源から出ノＪされるバイアス電流を１ＩＩＩＪＩｌｌす
る変動検出手段、とで構成されたことを特徴とする。
ピーダンスを有し、入力端子に入力信号が加えられる第
１の増幅素子と、 第１の増幅素子をバイアスする第１の可変電流源と、 高入力インピーダンスを有し、入力端子が接地され、第
１の増幅素子と熱的に結合された第２の増幅素子と、 第１の可変ｒＲ電流源熱的に結合され、第２の増幅素子
をバイアスする第２の可変電流源と、第２の増幅素子の
出力信号変動を検出し、その検出信号に従って第２の１
話幅素子の出力信号変動を補償するように第１の可変電
流源から出力されるバイアス電流および第２の可変電流
源から出ノＪされるバイアス電流を１ＩＩＩＪＩｌｌす
る変動検出手段、とで構成されたことを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す回路図であり、第３図
と同一部分には同一符号を付けている。第１図に示すよ
うに、本発明では、従来と同様な特性を有する回路を２
組設け、一方の回路で入力信号をバッファ増幅して出力
し、他方の回路の入力端子を接地することにより温度ド
リフトを求め、この温度ドリフト検出信号に従ってそれ
ぞれの回路の増幅素子にバイアス電流を加える電流源の
出力を＆ｌＪ御して２ｇ度ドリフトを補償している。
と同一部分には同一符号を付けている。第１図に示すよ
うに、本発明では、従来と同様な特性を有する回路を２
組設け、一方の回路で入力信号をバッファ増幅して出力
し、他方の回路の入力端子を接地することにより温度ド
リフトを求め、この温度ドリフト検出信号に従ってそれ
ぞれの回路の増幅素子にバイアス電流を加える電流源の
出力を＆ｌＪ御して２ｇ度ドリフトを補償している。
すなわら、ＦＥＴＱ＋＝はＦＥＴ Ｑ言に対応し、電
流源Ｃ３＋ ′は電流源Ｃ８Ｉに対応し、トランジスタ
Ｑ３−はトランジスタＱ３に対応し、電流１１１Ｃ８２
＝は電流Ｎ Ｇ Ｓ ２に対応している。
流源Ｃ３＋ ′は電流源Ｃ８Ｉに対応し、トランジスタ
Ｑ３−はトランジスタＱ３に対応し、電流１１１Ｃ８２
＝は電流Ｎ Ｇ Ｓ ２に対応している。
なお、電ｖＬ源Ｃ８Ｉ′、Ｃ８Ｉとしては、可変電流源
を用いる。ＯＡは演鋒増幅固であり、反転入力端子は接
地され、非反転入力端子にはトランジスタ０３ ′のエ
ミッタが接続され、出力信号は電流源Ｏ８＋ ′、Ｃ
８＋に制御信号として加えられている。ここで、回路を
構成するづべての素子が充分熱的に結合されていること
が望ましいが、それが不可能な場合には、少なくともＦ
ＥＴＱ＋′とＦＥＴ Ｑ＋のベア、トランジスタ０３
′と０３のベアおよび１ｔＪｚｌＣ８＋−とＣ８，のベ
アをそれぞれ充分熱的に結合するようにする。
を用いる。ＯＡは演鋒増幅固であり、反転入力端子は接
地され、非反転入力端子にはトランジスタ０３ ′のエ
ミッタが接続され、出力信号は電流源Ｏ８＋ ′、Ｃ
８＋に制御信号として加えられている。ここで、回路を
構成するづべての素子が充分熱的に結合されていること
が望ましいが、それが不可能な場合には、少なくともＦ
ＥＴＱ＋′とＦＥＴ Ｑ＋のベア、トランジスタ０３
′と０３のベアおよび１ｔＪｚｌＣ８＋−とＣ８，のベ
アをそれぞれ充分熱的に結合するようにする。
第２図は、第１図の具体例を示す回路図である。
第２図において、ＦＥＴ Ｑ＋にバイアス電流を供給す
る電流源Ｏ８＋みよびＦＥＴ Ｑ＋ −にバイアス電
流を供給するｉｆ流Ｗ７ＡＣ８１′は、それぞれトラン
ジスタＱ４ 、Ｃ４−で構成されていて、そのベースに
は演算増幅器ＯＡの出力端子が接続されている。トラン
ジスタＱｓ８よびＣ５−はトランジスタＱ３Ｊ３よびＣ
３−の１ｆｉｉｌ駆動能力を拡大するためのちのであり
、トランジスタＱ６およびＱｅ ′は電流源ＣＳ ２お
よびＣ８２−を構成するものであって、トランジスタＱ
Ｏおよび０５′のエミッタはトランジスタＱ３およびＱ
コ′のベースに接続され、トランジスタＱ５および０５
′のベースはトランジスタＱ４およびＣ４−のコレクタ
に接続され、トランジスタＱ５およびＱＯ−のコレクタ
はトランジスタＱ６およびＱｓ ＝のベースに接続され
ている。
る電流源Ｏ８＋みよびＦＥＴ Ｑ＋ −にバイアス電
流を供給するｉｆ流Ｗ７ＡＣ８１′は、それぞれトラン
ジスタＱ４ 、Ｃ４−で構成されていて、そのベースに
は演算増幅器ＯＡの出力端子が接続されている。トラン
ジスタＱｓ８よびＣ５−はトランジスタＱ３Ｊ３よびＣ
３−の１ｆｉｉｌ駆動能力を拡大するためのちのであり
、トランジスタＱ６およびＱｅ ′は電流源ＣＳ ２お
よびＣ８２−を構成するものであって、トランジスタＱ
Ｏおよび０５′のエミッタはトランジスタＱ３およびＱ
コ′のベースに接続され、トランジスタＱ５および０５
′のベースはトランジスタＱ４およびＣ４−のコレクタ
に接続され、トランジスタＱ５およびＱＯ−のコレクタ
はトランジスタＱ６およびＱｓ ＝のベースに接続され
ている。
このような構成において、トランジスタ０３ ′の温度
ドリフトによりトランジスタＱｓ ′のエミツタ電位が
上がったとすると、演痒増幅器ＯＡの出力が正の方向に
動き、トランジスタＱａ′のコレクタ電流が増加する。
ドリフトによりトランジスタＱｓ ′のエミツタ電位が
上がったとすると、演痒増幅器ＯＡの出力が正の方向に
動き、トランジスタＱａ′のコレクタ電流が増加する。
これにより、ＦＥＴ Ｑｌ ′に注入されるｍ流が増
えてトランジスタＱ４−のコレクタ電位は低下する。こ
の変化はトランジスタＱ ５＋を介してトランジスタＱ
ｓ ′に伝達され、トランジスタＱ３−のエミッタ電位
は低下する。このようにしてトランジスタ０３ ′の温
度ドリフトは補償され、常に零に保たれる。
えてトランジスタＱ４−のコレクタ電位は低下する。こ
の変化はトランジスタＱ ５＋を介してトランジスタＱ
ｓ ′に伝達され、トランジスタＱ３−のエミッタ電位
は低下する。このようにしてトランジスタ０３ ′の温
度ドリフトは補償され、常に零に保たれる。
ここで、＊ｎ増幅器ＯＡの負帰還ループは入力信号をバ
ッファ増幅する回路に対しても作用するので、トランジ
スタＱ３の温度ドリフトも補償することができる。すな
わち、入力信号をバッファ増幅する回路の温度特性を支
配しているのは、主にＦＥＴ Ｑ＋とトランジスタＱ
３である。従って、ＦＥＴ Ｑ＋ とＱ＋ ′、トラ
ンジスタＱ３と０３−およびトランジスタＱ４とＱｓ−
の各ベアが熱的に充分結合していれば温度ドリフトぶも
等しくなり、出力１３号の電流駆動能力を高めるために
トランジスタＱ３に多聞のバイアス電流を流すことによ
ってトランジスタＱコが発熱しても、可変電流源ＯＳ
＋およびＯ８＋ ′を構成するトランジスタＱ４および
Ｑ４−をそれぞれ共通の演算増幅器ＯＡの出力信号でｉ
ｌＪ ｔｉｌすることにより、高精度の温度補償が行え
る。
ッファ増幅する回路に対しても作用するので、トランジ
スタＱ３の温度ドリフトも補償することができる。すな
わち、入力信号をバッファ増幅する回路の温度特性を支
配しているのは、主にＦＥＴ Ｑ＋とトランジスタＱ
３である。従って、ＦＥＴ Ｑ＋ とＱ＋ ′、トラ
ンジスタＱ３と０３−およびトランジスタＱ４とＱｓ−
の各ベアが熱的に充分結合していれば温度ドリフトぶも
等しくなり、出力１３号の電流駆動能力を高めるために
トランジスタＱ３に多聞のバイアス電流を流すことによ
ってトランジスタＱコが発熱しても、可変電流源ＯＳ
＋およびＯ８＋ ′を構成するトランジスタＱ４および
Ｑ４−をそれぞれ共通の演算増幅器ＯＡの出力信号でｉ
ｌＪ ｔｉｌすることにより、高精度の温度補償が行え
る。
（発明の効果）
以上説明したように、本発明によれば、電流駆動能力の
高い出力が得られ、高精度の温度特性補償が行える高入
力インピーダンス増幅装置が実現でき、実用上の効果は
大きい。
高い出力が得られ、高精度の温度特性補償が行える高入
力インピーダンス増幅装置が実現でき、実用上の効果は
大きい。
４、図面（Ｆ） ｒｌＪＩＮ すｍ 用箔１図は本発明
の一実施例を示す回路図、第２因は第１図の具体例を示
す回路図、第３図は従来の高入力インピーダンス増幅装
置の一例を示す回路図である。
の一実施例を示す回路図、第２因は第１図の具体例を示
す回路図、第３図は従来の高入力インピーダンス増幅装
置の一例を示す回路図である。
Ｑ＋、Ｑ＋−・・・ＦＥＴ （増幅素子）、Ｑ３〜Ｑ６
、Ｑ３−〜Ｑａ−・・・トランジスタ、Ｃ８・・・バイ
アス電流ｉ流源、ＯＡ・・・演ｎｊ１幅器。
、Ｑ３−〜Ｑａ−・・・トランジスタ、Ｃ８・・・バイ
アス電流ｉ流源、ＯＡ・・・演ｎｊ１幅器。
第１図
＋−： ２ ＝
Claims (1)
- 【特許請求の範囲】 高入力インピーダンスを有し、入力端子に入力信号が加
えられる第１の増幅素子と、 第１の増幅素子をバイアスする第１の可変電流源と、 高入力インピーダンスを有し、入力端子が接地され、第
１の増幅素子と熱的に結合された第２の増幅素子と、 第１の可変電流源と熱的に結合され、第２の増幅素子を
バイアスする第２の可変電流源と、第２の増幅素子の出
力信号変動を検出し、その検出信号に従つて第２の増幅
素子の出力信号変動を補償するように第１の可変電流源
から出力されるバイアス電流および第２の可変電流源か
ら出力されるバイアス電流を制御する変動検出手段、と
で構成されたことを特徴とする高入力インピーダンス増
幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269870A JPH01112803A (ja) | 1987-10-26 | 1987-10-26 | 高入力インピーダンス増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269870A JPH01112803A (ja) | 1987-10-26 | 1987-10-26 | 高入力インピーダンス増幅装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112803A true JPH01112803A (ja) | 1989-05-01 |
Family
ID=17478359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269870A Pending JPH01112803A (ja) | 1987-10-26 | 1987-10-26 | 高入力インピーダンス増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112803A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722441A (en) * | 1980-07-16 | 1982-02-05 | Nissan Motor Co Ltd | Transmission v-belt |
-
1987
- 1987-10-26 JP JP62269870A patent/JPH01112803A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722441A (en) * | 1980-07-16 | 1982-02-05 | Nissan Motor Co Ltd | Transmission v-belt |
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