JPH01111369A - Ｃｍｏｓ型集積回路装置 - Google Patents
Ｃｍｏｓ型集積回路装置Info
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- JPH01111369A JPH01111369A JP62270835A JP27083587A JPH01111369A JP H01111369 A JPH01111369 A JP H01111369A JP 62270835 A JP62270835 A JP 62270835A JP 27083587 A JP27083587 A JP 27083587A JP H01111369 A JPH01111369 A JP H01111369A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims description 9
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳ型集積回路装置に関し、特に入力ノ
イズに対する耐性を有し、かつＰ型半導体基板上に構成
した、バックバイアスジェネレータを含むＣＭＯＳ型集
積回路装置に関する。
イズに対する耐性を有し、かつＰ型半導体基板上に構成
した、バックバイアスジェネレータを含むＣＭＯＳ型集
積回路装置に関する。
第２図は、Ｐ型半導体基板上に構成したバックバイアス
ジェネレータ（図示せず）を含む従来のＣＭＯＳ型集積
回路装置の断面図である。第２図中入力端子Ａに連らな
る多結晶シリコンから成る抵抗２０１およびＮ”拡散層
２０２の入力保護回路を通りＰ型基板２００上に形成さ
れたＮ型ＭＯＳトランジスタ２０３およびＰ型基板２０
０内のＮウェル部分に形成されたＰ型ＭＯ３）ランジス
タ２０４のゲート電極への経路がＡｅ配線により接続さ
れている。又、Ｎ型ＭＯＳトランジスタ２０３およびＰ
型ＭＯＳ）ランジスタ２０４で構成されたＣＭＯ５型回
路型出路ＢがＡｆ配線により取り出されている。さらに
Ｐ型基板２００の電位■ｓｕｂは、バックバイアスジェ
ネレータ（図示せず）により負電位に保持されている。
ジェネレータ（図示せず）を含む従来のＣＭＯＳ型集積
回路装置の断面図である。第２図中入力端子Ａに連らな
る多結晶シリコンから成る抵抗２０１およびＮ”拡散層
２０２の入力保護回路を通りＰ型基板２００上に形成さ
れたＮ型ＭＯＳトランジスタ２０３およびＰ型基板２０
０内のＮウェル部分に形成されたＰ型ＭＯ３）ランジス
タ２０４のゲート電極への経路がＡｅ配線により接続さ
れている。又、Ｎ型ＭＯＳトランジスタ２０３およびＰ
型ＭＯＳ）ランジスタ２０４で構成されたＣＭＯ５型回
路型出路ＢがＡｆ配線により取り出されている。さらに
Ｐ型基板２００の電位■ｓｕｂは、バックバイアスジェ
ネレータ（図示せず）により負電位に保持されている。
かかる構造を有するＣＭＯＳ型集積回路装置において、
入力端子Ａに、Ｎ＋拡散層２０２とＰ型基板の接合部２
０５の逆耐圧を越えるような正電圧ノイズが印加される
と、基板内に正孔が注入される。注入された正孔は、基
板電位を上昇させる為、同一基板内に形成されたＮ型Ｍ
ＯＳトランジスタ２０３とＰ型ＭＯＳトランジスタ２０
４に寄生するサイリスタを導通状態にし、その結果ラッ
チアップを発生させる原因となる。
入力端子Ａに、Ｎ＋拡散層２０２とＰ型基板の接合部２
０５の逆耐圧を越えるような正電圧ノイズが印加される
と、基板内に正孔が注入される。注入された正孔は、基
板電位を上昇させる為、同一基板内に形成されたＮ型Ｍ
ＯＳトランジスタ２０３とＰ型ＭＯＳトランジスタ２０
４に寄生するサイリスタを導通状態にし、その結果ラッ
チアップを発生させる原因となる。
従来のバックバイアスジェネレータを含むＣＭＯ８型Ｏ
８回路装置においては、前述の理由で基板内に注入され
た正孔を、バックバイアスジェネレータのみで接地電源
に吸収させていた。
８回路装置においては、前述の理由で基板内に注入され
た正孔を、バックバイアスジェネレータのみで接地電源
に吸収させていた。
上述した従来のバックバイアスジェネレータを含むＣＭ
ＯＳ型半導体集積回路装置は、入力保護部の拡散層２０
２から基板に注入された正孔をバックバイアスジェネレ
ータのみで吸収し基板電位の上昇を防止している。従っ
て、入力ノイズにより入力保護回路を経て基板２００に
注入される正孔量が、バックバイアスジェネレータの正
孔吸収量より多量になると、基板電位が上昇してラッチ
アップを発生するという欠点があった。特に電源投入後
一定期間は、バックバイアスジェネレータ回路が初期状
態から徐々に基板内の電荷を吸収しており、基板内には
正孔が多量に存在している為、この期間に入力保護部よ
り正孔注入が起こると、容易に基板電位が上昇してラッ
チアップが発生するという欠点もあった。
ＯＳ型半導体集積回路装置は、入力保護部の拡散層２０
２から基板に注入された正孔をバックバイアスジェネレ
ータのみで吸収し基板電位の上昇を防止している。従っ
て、入力ノイズにより入力保護回路を経て基板２００に
注入される正孔量が、バックバイアスジェネレータの正
孔吸収量より多量になると、基板電位が上昇してラッチ
アップを発生するという欠点があった。特に電源投入後
一定期間は、バックバイアスジェネレータ回路が初期状
態から徐々に基板内の電荷を吸収しており、基板内には
正孔が多量に存在している為、この期間に入力保護部よ
り正孔注入が起こると、容易に基板電位が上昇してラッ
チアップが発生するという欠点もあった。
本発明の目的は、Ｐ型半導体基板上に形成されるＣＭＯ
Ｓ型集積回路の入力端子につらなるＮ型の拡散層から基
板に注入される電荷を吸収し、ラッチアップの耐性を向
上する事である。その為に本発明は、Ｎ型及びＰ型ＭＯ
Ｓトランジスタから成る０Ｍ０８回路を有するＰ型半導
体基板上に、抵抗を介して入力端子につらなるＮ型の拡
散層を備え、このＮ型の拡散層の近傍に、このＮ型拡散
層の一部またはすべてを囲んで配置されたＰ型の拡散層
と、このＰ型の拡散層にドレイン電極及びゲート電極を
接続し、かつソース電極を接地したＮ型ＭＯＳトランジ
スタを有している構成とした。
Ｓ型集積回路の入力端子につらなるＮ型の拡散層から基
板に注入される電荷を吸収し、ラッチアップの耐性を向
上する事である。その為に本発明は、Ｎ型及びＰ型ＭＯ
Ｓトランジスタから成る０Ｍ０８回路を有するＰ型半導
体基板上に、抵抗を介して入力端子につらなるＮ型の拡
散層を備え、このＮ型の拡散層の近傍に、このＮ型拡散
層の一部またはすべてを囲んで配置されたＰ型の拡散層
と、このＰ型の拡散層にドレイン電極及びゲート電極を
接続し、かつソース電極を接地したＮ型ＭＯＳトランジ
スタを有している構成とした。
次に本発明の実施例を図面をもって説明する。
第１図（Ａ）は、Ｐ型半導体基板上に形成されたＣＭＯ
Ｓ型集積回路装置の入力保護部に本発明を用いたときの
平面図（Ｎ型及びＰ型ＭＯＳトランジスタから成るＣＭ
Ｏ８回路部は省略）、第１図（Ｂ）は第１図（Ａ）に示
したｘ−ｘ”部の断面構造の概略図である。第１図（Ａ
）中入力端子Ａに連らなる多結晶シリコンから成る抵抗
１０１およびＮ＋拡散層１０２の入力保護回路において
、このＮ′″拡散層の近傍、かつ、これを囲むようにＰ
１拡散層１０４が配置されている。Ｐ＋拡散層はこの拡
散層に接続されたＡｆｆ配線１０５によりＰ＋拡散層１
０４に隣接して配置されたＮ型ＭＯＳトランジスタ１０
６のドレイン電極りおよびゲート電極Ｇに接続されてい
る。又、ソース電極ＳはＡｌ配線１０３を介して接地さ
れている。Ｎ＋拡散層１０２はＣＭＯ３回路を構成する
Ｎ型及びＰ 型ＭＯＳトランジスタ（図示は省略しな）
にＡＩ２配線１０８を介して接続している。かかる構造
を有するＣＭＯ９型Ｏ９回路において第２図（Ｂ）で示
すように、入力端子ＡにＮ＋拡散層１０２とＰ型基板１
００の接合部における逆耐圧を越える正電圧ノイズが印
加され、基板内に正孔が注入されると、入力保護回路を
中心に基板電位が上昇し、徐々に周辺部の基板電位も上
昇しようとする。入力保護回路周辺の電位上昇はＰ＋拡
散層１０４からＡｆｆ配線１０５を経て、すみやかにＭ
ｏＳトランジスタ１０６のドレイン電極およびゲート電
極に伝達され、この電位上昇が接地電位に対してＭＯＳ
トランジスタ１０６のしきい値電圧を越えると、ＭＯＳ
）ランジスタ１０６は導通を開始する。その結果、注入
された正孔の大部分は、入力保護回路の近傍かつこれを
囲むように配置されたＰ＋拡散層１０４からＭＯＳ）ラ
ンジスタ１０６、Ａｌ配線１０３を経て接地電源に吸収
される。従って入力保護回路に対し、１０７の構 −
造を隔てて配置されるＣＭＯＳ回路付近に到達する正孔
はごくわずかなので基板電位は上昇せずうッチアップは
起きることはない。
Ｓ型集積回路装置の入力保護部に本発明を用いたときの
平面図（Ｎ型及びＰ型ＭＯＳトランジスタから成るＣＭ
Ｏ８回路部は省略）、第１図（Ｂ）は第１図（Ａ）に示
したｘ−ｘ”部の断面構造の概略図である。第１図（Ａ
）中入力端子Ａに連らなる多結晶シリコンから成る抵抗
１０１およびＮ＋拡散層１０２の入力保護回路において
、このＮ′″拡散層の近傍、かつ、これを囲むようにＰ
１拡散層１０４が配置されている。Ｐ＋拡散層はこの拡
散層に接続されたＡｆｆ配線１０５によりＰ＋拡散層１
０４に隣接して配置されたＮ型ＭＯＳトランジスタ１０
６のドレイン電極りおよびゲート電極Ｇに接続されてい
る。又、ソース電極ＳはＡｌ配線１０３を介して接地さ
れている。Ｎ＋拡散層１０２はＣＭＯ３回路を構成する
Ｎ型及びＰ 型ＭＯＳトランジスタ（図示は省略しな）
にＡＩ２配線１０８を介して接続している。かかる構造
を有するＣＭＯ９型Ｏ９回路において第２図（Ｂ）で示
すように、入力端子ＡにＮ＋拡散層１０２とＰ型基板１
００の接合部における逆耐圧を越える正電圧ノイズが印
加され、基板内に正孔が注入されると、入力保護回路を
中心に基板電位が上昇し、徐々に周辺部の基板電位も上
昇しようとする。入力保護回路周辺の電位上昇はＰ＋拡
散層１０４からＡｆｆ配線１０５を経て、すみやかにＭ
ｏＳトランジスタ１０６のドレイン電極およびゲート電
極に伝達され、この電位上昇が接地電位に対してＭＯＳ
トランジスタ１０６のしきい値電圧を越えると、ＭＯＳ
）ランジスタ１０６は導通を開始する。その結果、注入
された正孔の大部分は、入力保護回路の近傍かつこれを
囲むように配置されたＰ＋拡散層１０４からＭＯＳ）ラ
ンジスタ１０６、Ａｌ配線１０３を経て接地電源に吸収
される。従って入力保護回路に対し、１０７の構 −
造を隔てて配置されるＣＭＯＳ回路付近に到達する正孔
はごくわずかなので基板電位は上昇せずうッチアップは
起きることはない。
以上説明したように、本発明はＰ型基板上に形成された
、バックバイアスジェネレータを含むＣＭＯＳ型集積回
路装置の入力保護回路の一部またはすべてをＰ＋拡散層
で囲み、その電位をソース電極を接地したＮ型ＭｏＳト
ランジスタのゲート電極およびトレイン電極と共通にす
ることにより、入力に高電圧ノイズが印加され、基板に
バックバイアスジェネレータで吸収できない多数の正孔
が注入されたときのラッチアップ耐量を向上できる効果
がある。
、バックバイアスジェネレータを含むＣＭＯＳ型集積回
路装置の入力保護回路の一部またはすべてをＰ＋拡散層
で囲み、その電位をソース電極を接地したＮ型ＭｏＳト
ランジスタのゲート電極およびトレイン電極と共通にす
ることにより、入力に高電圧ノイズが印加され、基板に
バックバイアスジェネレータで吸収できない多数の正孔
が注入されたときのラッチアップ耐量を向上できる効果
がある。
又、電源投入直後のバックバイアスジェネレータが十分
面らいていない基板電位が不安定なときの入力ノイズに
対するラッチアップ耐量を向上できる効果もある。
面らいていない基板電位が不安定なときの入力ノイズに
対するラッチアップ耐量を向上できる効果もある。
第１図はＰ型半導体基板上に形成されたＣＭＯＳ型集積
回路装置の入力保護部に本発明を用いたときの平面図お
よび断面概略図、第２図はＰ型半導体基板上に形成され
た従来のＣＭＯＳ型集積回路装置の断面概略図である。 １０１．２０１・・・抵抗、１０２，２０２・・・拡散
層、１０３，１０５・・・アルミニウム配線、１０４・
・・Ｐ＋拡散層、１０６．２０３・・・Ｎ型ＭＯ３）ラ
ンジスタ、２０４・・・Ｎウェル内に形成されたＰ型Ｍ
ＯＳトランジスタ。
回路装置の入力保護部に本発明を用いたときの平面図お
よび断面概略図、第２図はＰ型半導体基板上に形成され
た従来のＣＭＯＳ型集積回路装置の断面概略図である。 １０１．２０１・・・抵抗、１０２，２０２・・・拡散
層、１０３，１０５・・・アルミニウム配線、１０４・
・・Ｐ＋拡散層、１０６．２０３・・・Ｎ型ＭＯ３）ラ
ンジスタ、２０４・・・Ｎウェル内に形成されたＰ型Ｍ
ＯＳトランジスタ。
Claims (1)
- Ｐ型半導体基板上に形成した、バックバイアスジェネ
レータを含むＣＭＯＳ型集積回路装置において、抵抗を
介して入力端子につらなる基板と逆導電型の拡散層の一
部またはすべてを囲み、かつ、この拡散層の近傍に配置
された、基板と同じ導電型の拡散層と、この拡散層にド
レイン電極およびゲート電極を接続し、かつ、ソース電
極を接地したＮ型ＭＯＳトランジスタとを有する事を特
徴とするＣＭＯＳ型集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270835A JP2538621B2 (ja) | 1987-10-26 | 1987-10-26 | Ｃｍｏｓ型集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270835A JP2538621B2 (ja) | 1987-10-26 | 1987-10-26 | Ｃｍｏｓ型集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01111369A true JPH01111369A (ja) | 1989-04-28 |
| JP2538621B2 JP2538621B2 (ja) | 1996-09-25 |
Family
ID=17491674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270835A Expired - Fee Related JP2538621B2 (ja) | 1987-10-26 | 1987-10-26 | Ｃｍｏｓ型集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538621B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103837775A (zh) * | 2014-03-17 | 2014-06-04 | 国家电网公司 | 一种接地网腐蚀诊断的方法及装置 |
-
1987
- 1987-10-26 JP JP62270835A patent/JP2538621B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103837775A (zh) * | 2014-03-17 | 2014-06-04 | 国家电网公司 | 一种接地网腐蚀诊断的方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2538621B2 (ja) | 1996-09-25 |
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