JPH01109754A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
乙の発明は、半導体装置の製造方法に関し、特にプレー
テイッドヒートシンクの形成方法に関するものである、
。[Detailed Description of the Invention] [Industrial Application Field] The invention of B relates to a method for manufacturing a semiconductor device, and in particular to a method for forming a plated heat sink.
.
第2図(、)〜(e)は従来の半導体装置におけるプレ
ーテイツドヒートシンク(以下PHSと称する)の主要
製造工程を示す断面図である。FIGS. 2(a) to 2(e) are cross-sectional views showing the main manufacturing steps of a plated heat sink (hereinafter referred to as PHS) in a conventional semiconductor device.
第2図において、1は半導体基板、2は配線パターン、
3はバイアホール、3aは第1金属層、5は第2金属層
、5aは前記第2金属層5の突起部、44ttスクライ
ブラインフォトレジストパターン
第3図は、第2図(d)の工程における問題点を示した
主要部の拡大断面図で、5))は前記スクライブラ,f
ンフォトレジストパターン44下への第2金属層5のま
わり込み成長部であり、その他の符号11第2図中の符
号と同一部分をそれぞれ示している。In FIG. 2, 1 is a semiconductor substrate, 2 is a wiring pattern,
3 is a via hole, 3a is a first metal layer, 5 is a second metal layer, 5a is a protrusion of the second metal layer 5, 44tt scribe line photoresist pattern FIG. 3 shows the process of FIG. 2(d) 5)) is an enlarged sectional view of the main part showing problems in the scriber, f
This is a wrap-around growth portion of the second metal layer 5 under the photoresist pattern 44, and other reference numerals 11 indicate the same parts as the reference numerals in FIG. 2, respectively.
次に製造」−程について説明する。Next, the manufacturing process will be explained.
まず、第2図(a)に示すように、半導体基板1の第1
の面上に配線パターン2を形成し、さらにバイアホール
3を湿式エツチング等によってあけ、このバイアホール
3の四部にf8Mメツキ等によって第1金属Ji!d3
nを形成する。次に、第2図(b)に示すように、半導
体基板1の第1の面とは反対側の第2の面(以下、第1
の面を表面、第2の面を裏面と称する。)に研磨・湿式
エツチングを順次施し、バイアホール3の底部に相当す
る第1金属層3a(D一部分を半導体基板1の裏面側に
露出させる。次に、第2図(C)に示すように、半導体
基板1の裏面上に蒸着または無電解メツキ等によってメ
ツキ給電金属層55を形成し、さらに写真製版によりス
クライブラインフォトレジストパターン
d)に示すように、スクライブラインフォトレジストパ
ターン
い、第2金属層5を形成し、その後、スクライブライン
フォトレジストパターン
ツチングまたはダイシングによってチップ分離を行って
、第2図(0)にその外観を示ずような゛ト導体装置を
1りろ。First, as shown in FIG. 2(a), the first
A wiring pattern 2 is formed on the surface of the via hole 3, and a via hole 3 is formed by wet etching, etc., and a first metal Ji! is formed on the four parts of the via hole 3 by f8M plating or the like. d3
form n. Next, as shown in FIG. 2(b), a second surface (hereinafter referred to as a first surface) opposite to the first surface of the semiconductor substrate 1 is
The surface is called the front surface, and the second surface is called the back surface. ) is sequentially polished and wet-etched to expose a portion of the first metal layer 3a (D) corresponding to the bottom of the via hole 3 on the back side of the semiconductor substrate 1.Next, as shown in FIG. 2(C), , a plating power supply metal layer 55 is formed on the back surface of the semiconductor substrate 1 by vapor deposition or electroless plating, and then a scribe line photoresist pattern is formed by photolithography as shown in d), and a second metal is formed. Layer 5 is formed, followed by chip separation by scribe-line photoresist patterning or dicing to produce a single conductor device, the external appearance of which is shown in FIG. 2(0).
以上のー【:稈によって製造された半導体装置において
、バイアホール3,このバイアホール3U)四部に形成
した第1金属層3aおよび第2金属層5は、半導体基板
1の表面側に形成した配線パターン2から裏面側への接
地効果,並びに放熱体としての効果を有する。011記
放熱体としての効果を充分に発揮させるため、半導体基
板1の厚みは研肋エッヂングにより薄(調整され、また
、チップ強度を得るため、第2金属層5は電解メツキに
よりJ(形成される。このような厚メツキ放熱体構造は
、1) II S構造と呼ばれ、主に高出力電界効果ト
ランジスクに用いられている。In the above-mentioned semiconductor device manufactured by culm, the first metal layer 3a and the second metal layer 5 formed in the four parts of the via hole 3 and this via hole 3U) are interconnections formed on the surface side of the semiconductor substrate 1. It has a grounding effect from the pattern 2 to the back side and an effect as a heat sink. 011. In order to fully demonstrate the effect as a heat dissipation body, the thickness of the semiconductor substrate 1 is adjusted to be thin by grinding rib edging, and in order to obtain chip strength, the second metal layer 5 is formed by electrolytic plating. This type of thick plating heat sink structure is called 1) II S structure, and is mainly used in high-power field effect transistors.
従来の半導体装置の製造方法では、第3図に示すように
、第2金属層5の形成1ニ程(第2図((])の工程)
において、前述のごとく厚メツキを行うため□、長時間
処理によるレジスト剥離部分で第2金属層5のまわり込
み成長部5bが生じ、次工程(第2図(e)の工程)で
チップ分離が困難となり、かつチップ寸法も制御が困難
となっていた。また、バイアホール3の四部に形成した
第1金属層3aが半導は基板の裏面側に突出した部分が
第2金属jm5の突起部5aとなるため、半導体装置裏
面の平坦度が得られなかった。In the conventional semiconductor device manufacturing method, as shown in FIG. 3, the second metal layer 5 is formed in one step (step in FIG. 2 (())).
In order to perform thick plating as described above, wrap-around growth portions 5b of the second metal layer 5 are generated in the parts where the resist is peeled off due to long-time processing, and chip separation occurs in the next process (the process shown in FIG. 2(e)). This has made it difficult to control the chip size. In addition, when the first metal layer 3a formed in the four parts of the via hole 3 is a semiconductor, the portion that protrudes toward the back side of the substrate becomes the protruding portion 5a of the second metal jm5, making it impossible to obtain the flatness of the back surface of the semiconductor device. Ta.
以上のJ:うに、従来の半導体装置の製造方法では、グ
ーツブ分離が困難tで、かつ歩留りが悪いばかりでなく
、チップ寸法やチップ裏面の平坦度の精准が悪(、シt
こがって、チップの実装を行うにあたり組立てが困難で
あるという問題点があった。J: In the conventional manufacturing method of semiconductor devices, not only is it difficult to separate grooves and the yield is low, but also the precision of the chip dimensions and the flatness of the back surface of the chip is poor.
As a result, there is a problem in that assembly is difficult when mounting the chip.
この発明は、上記のような問題点を解消するなめになさ
れたもので、チップ分離が容易で、かつチップ寸法・チ
ップ裏面平坦度の精度の良好な半導体装置の製造方法を
得ることを目的とする。This invention was made to solve the above-mentioned problems, and aims to provide a method for manufacturing a semiconductor device that allows easy chip separation and has good accuracy in chip dimensions and chip back surface flatness. do.
この発明に係る半導体装置の製造方法は、半導体基板上
に回路パターンを形成し、的記半導体基板の裏面に形成
する第2金属層形成コニ程前に、半導体基板裏面をスク
ライブラインを残してエツチングすることによって、ス
クライブライン凸部を形成1, t−後、第2金属層を
形成し、その後、第2金属層面を研暦し、r1i1記ス
クライブライン凸部の頭出しを行い、乙の頭出し部分よ
りダイシングしてデツプ分離を行うようにしたものであ
る。A method for manufacturing a semiconductor device according to the present invention includes forming a circuit pattern on a semiconductor substrate, and etching the back surface of the semiconductor substrate leaving a scribe line before forming a second metal layer on the back surface of the semiconductor substrate. After forming the scribe line convex part 1, t-, the second metal layer is formed, and then the surface of the second metal layer is polished, and the beginning of the scribe line convex part r1i1 is located. Dicing is performed from the exposed part to perform depth separation.
この発明においては、エツチングによってスクライブラ
イン凸部を形成することにより、第2金属層形成時のメ
ツキの横方向成長に影響されることなしにチップ幅を制
御できる。また、第2金属層の表面研磨工程は、的記ス
クライブライン凸部の頭出しによってチップ分離をtY
J能にし、かつ基板裏面の第2の金TAJ!!表面が平
坦化される。In this invention, by forming the scribe line convex portion by etching, the chip width can be controlled without being affected by the lateral growth of plating during formation of the second metal layer. In addition, in the surface polishing process of the second metal layer, chip separation is achieved by locating the convex portion of the scribe line.
J function and the second gold TAJ on the back side of the board! ! The surface is flattened.
以下、乙の発明の一実施例を第1図(a)〜((+)に
ついて説明する。Hereinafter, an embodiment of the invention of B will be described with reference to FIGS. 1(a) to ((+)).
第1図(a)〜(e)はこの発明の主要製造工程を示す
断面図で、1はG a A s等の半導体基板、1aは
スクライブライン凸部、2は配線パターン(回路パター
ン)、3はバイアホール、3aは第1金属層、4はスク
ライブラインフ第1・レジストパターン、5は第2金属
層、5aは前記第2金属層5の突起部、55はメツキ給
電金属層である。1(a) to (e) are cross-sectional views showing the main manufacturing steps of the present invention, in which 1 is a semiconductor substrate such as GaAs, 1a is a scribe line convex portion, 2 is a wiring pattern (circuit pattern), 3 is a via hole, 3a is a first metal layer, 4 is a scribe line first resist pattern, 5 is a second metal layer, 5a is a projection of the second metal layer 5, and 55 is a plating power supply metal layer. .
次に製造方法について説明する。Next, the manufacturing method will be explained.
まず、第1図(a)に示すように、半導体基板1上に配
線パターン2を形成し、さらに開式エツチング等により
バイアホール3を形成し、このバイアホール3の四部に
電解メツキ等によって第1金属層3aを形成する。次に
、基板iF磨によって半導体基板1の厚みを約80〜1
00−とする。次に、第1図(b)に示すように、半導
体基板1裏面にスクライブラインフ第1・レジストパタ
ーン4を写真製版により形成し、このスクライブライン
フォトレジストパターン
板1裏面側を約50〜70pm程度湿式エツチングし、
バイアホール3の凹部に形成した第1金属廐3aの一部
を半導体基板1の裏面側に露出せしめると共に、スクラ
イブラインフォトレジストパターン4のドのゝト導体基
板1部分をスクライブライン凸部1aとする,、次に、
スクライブライン凸部1・レジストパターン4を除去し
、半導体基板1裏面側全面に蒸着,無電解メツキ等によ
ってメツキ給電金属層55を形成した後、第1図(e)
に示すように、メツキ給電金属層55をカソード電極と
して電解メツキを行い、50〜7〇−厚の第2金属層5
を形成する。続いて、第1図(d)に示すように、第2
金属層5面を研磨し、第2金属層5の突起部5aを除去
するとともに、スクライブライン凸部1aの頭出しを行
う。その後、スクライブライン凸部1aでグイシングし
、チップ分離を行って、第1図(e)に示すような′I
4導体装置を得る。First, as shown in FIG. 1(a), a wiring pattern 2 is formed on a semiconductor substrate 1, a via hole 3 is formed by open etching, etc., and four parts of the via hole 3 are plated by electrolytic plating or the like. 1 metal layer 3a is formed. Next, the thickness of the semiconductor substrate 1 is reduced to about 80 to 1
Set to 00-. Next, as shown in FIG. 1(b), a scribe line first resist pattern 4 is formed on the back surface of the semiconductor substrate 1 by photolithography, and the back surface side of the scribe line photoresist pattern plate 1 is approximately 50 to 70 pm thick. Wet etching to a certain extent,
A part of the first metal protrusion 3a formed in the recess of the via hole 3 is exposed on the back side of the semiconductor substrate 1, and a portion of the conductive substrate 1 of the dot of the scribe line photoresist pattern 4 is exposed to the scribe line convex part 1a. Do,, then,
After removing the scribe line convex portion 1 and the resist pattern 4, and forming a plating power supply metal layer 55 on the entire back side of the semiconductor substrate 1 by vapor deposition, electroless plating, etc., as shown in FIG. 1(e).
As shown in FIG. 2, electrolytic plating is performed using the plating power supply metal layer 55 as a cathode electrode, and a second metal layer 5 with a thickness of 50 to 70 mm is formed.
form. Next, as shown in Figure 1(d), the second
The surface of the metal layer 5 is polished to remove the protrusions 5a of the second metal layer 5 and to locate the scribe line protrusions 1a. After that, the chips are separated by guising with the scribe line convex portion 1a, resulting in 'I' as shown in FIG. 1(e).
A four-conductor device is obtained.
なお、上記’Ak例では、バイアホール3をイjする半
導体装置の!!I!!造方法について説明したが、バ、
イアホール3を有しない半導体装II?#の製造方法に
おいても同様の効果を右する。また、半導体基板1とし
てGaAgを用いた場合について説明したが、化合物半
導体基板,Si基板p St基板上に同種または異種の
半導体をエピタキシャル成長させた基板等についても同
様に適用できるものである。In addition, in the above example 'Ak, the semiconductor device in which the via hole 3 is ! ! I! ! Although I explained the manufacturing method,
Semiconductor device II without earhole 3? Similar effects can be obtained in the manufacturing method of #. Further, although the case where GaAg is used as the semiconductor substrate 1 has been described, the invention can be similarly applied to a compound semiconductor substrate, a substrate in which the same or different types of semiconductors are epitaxially grown on a Si substrate or a pSt substrate.
以上説明したように、この発明は、半導体基板の第1の
面に回路パターンを形成する工程,半導体基板の第1の
面と反対側の第2の面に、スクライブラインフォトレジ
ストパターンを形成する工程,スクライブラインフォト
レジストパターンマスクとして半導体基板をエツチング
し、スクライブラインフォトレジストパターン
ブライン凸部を形成する工程,スクライブラインフ第1
・レジストパターンを除去した後、半導体基板の第2の
面全面に厚い金属層を形成する工程。As explained above, the present invention includes a step of forming a circuit pattern on a first surface of a semiconductor substrate, and a step of forming a scribe line photoresist pattern on a second surface of the semiconductor substrate opposite to the first surface. Process: Etching the semiconductor substrate as a scribe line photoresist pattern mask to form scribe line photoresist pattern brine convex parts; scribe line photoresist pattern first
- After removing the resist pattern, a step of forming a thick metal layer over the entire second surface of the semiconductor substrate.
半導体基板の第2の面に形成した厚い金属層の面を研暦
して、スクライブライン凸部の頭出1ノを行うと共に、
半導体基板の第2の面に形成した厚い金属層の面を平坦
化する工程,スクライブライン凸部をグイシングし、チ
ップ分離を行う工程とからなるので、スクライブライン
幅は第2金h15層の横方向成長に影響されず、したが
って、チップ寸法やチップ裏面の平坦度の精度が良好で
、かつチップ分離が容易に行え、さらに半導体装置慨向
側の凡ビ坦度も得られるという効果があ6。The surface of the thick metal layer formed on the second surface of the semiconductor substrate is polished to locate the convex portion of the scribe line, and
The process consists of a process of flattening the surface of the thick metal layer formed on the second surface of the semiconductor substrate, and a process of guising the scribe line convex part and separating the chips. It is unaffected by directional growth, and therefore has good accuracy in chip dimensions and flatness on the back side of the chip, facilitates chip separation, and also provides approximately flatness on the front side of the semiconductor device. .
第1図(a)〜(e)はこの発明の一実施例の半導体装
置の製造方法を示す主要工程断面図、第2図(n)〜(
e)は従来の半導体装置の製造方法の主要−り程を示す
断面図、第3図は、第2図(d)の工程における問題点
を示した主要部の拡大断面図である。
図において、1ば半導体基板、1aはスクライブライン
凸部、2は配線パターン、3−はバイアホール、3aは
第1金属層、4はスクライブラインフォトレジストパタ
ーン、5は第2 金属層、5 aは第2金属層の突起部
、55はメツキ給電金属層である.。
なお、各図中の同一符号は同一または相当部分を示す。
代理人 大 岩 増 雄 (外2名)第1図
第1図
第2図
第2図
第3図FIGS. 1(a) to (e) are main process cross-sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 2(n) to (
FIG. 3 is an enlarged sectional view of the main part showing problems in the process of FIG. 2(d). In the figure, 1 is a semiconductor substrate, 1a is a scribe line convex portion, 2 is a wiring pattern, 3- is a via hole, 3a is a first metal layer, 4 is a scribe line photoresist pattern, 5 is a second metal layer, 5a 55 is a protrusion of the second metal layer, and 55 is a plating power supply metal layer. . Note that the same reference numerals in each figure indicate the same or corresponding parts. Agent Masuo Oiwa (2 others) Figure 1 Figure 1 Figure 2 Figure 2 Figure 3
Claims (1)
、前記半導体基板の第1の面と反対側の第2の面に、ス
クライブラインフォトレジストパターンを形成する工程
、前記スクライブラインフォトレジストパターンをマス
クとして前記半導体基板をエッチングし、前記スクライ
ブラインフォトレジストパターン下にスクライブライン
凸部を形成する工程、前記スクライブラインフォトレジ
ストパターンを除去した後、前記半導体基板の第2の面
全面に厚い金属層を形成する工程、前記半導体基板の第
2の面に形成した厚い金属層の面を研磨して、前記スク
ライブライン凸部の頭出しを行うと共に、前記半導体基
板の第2の面に形成した厚い金属層の面を平坦化する工
程、前記スクライブライン凸部をダイシングし、チップ
分離を行う工程を含むことを特徴とする半導体装置の製
造方法。forming a circuit pattern on a first surface of a semiconductor substrate; forming a scribe line photoresist pattern on a second surface opposite to the first surface of the semiconductor substrate; etching the semiconductor substrate as a mask to form a scribe line protrusion under the scribe line photoresist pattern; and after removing the scribe line photoresist pattern, etching a thick metal layer over the entire second surface of the semiconductor substrate; The step of forming a thick metal layer formed on the second surface of the semiconductor substrate is performed by polishing the surface of the thick metal layer formed on the second surface of the semiconductor substrate to locate the convex portion of the scribe line. A method for manufacturing a semiconductor device, comprising the steps of flattening a surface of a metal layer, dicing the scribe line convex portion, and separating chips.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26843887A JPH0777265B2 (en) | 1987-10-22 | 1987-10-22 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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JP26843887A JPH0777265B2 (en) | 1987-10-22 | 1987-10-22 | Method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01109754A true JPH01109754A (en) | 1989-04-26 |
JPH0777265B2 JPH0777265B2 (en) | 1995-08-16 |
Family
ID=17458498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP26843887A Expired - Lifetime JPH0777265B2 (en) | 1987-10-22 | 1987-10-22 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0777265B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5200641A (en) * | 1990-10-04 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device structure including bending-resistant radiating layer |
JP2005504445A (en) * | 2001-10-01 | 2005-02-10 | エグシル テクノロジー リミテッド | Processing of substrates, especially semiconductor wafers |
JP2013243287A (en) * | 2012-05-22 | 2013-12-05 | Disco Abrasive Syst Ltd | Method for processing plate-like object |
-
1987
- 1987-10-22 JP JP26843887A patent/JPH0777265B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
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JPH0777265B2 (en) | 1995-08-16 |
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