JPH01102918U - - Google Patents

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JPH01102918U
JPH01102918U JP19592987U JP19592987U JPH01102918U JP H01102918 U JPH01102918 U JP H01102918U JP 19592987 U JP19592987 U JP 19592987U JP 19592987 U JP19592987 U JP 19592987U JP H01102918 U JPH01102918 U JP H01102918U
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JP
Japan
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computer
output
memory
circuit
reset
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Description

【図面の簡単な説明】
第1図は本考案実施例の構成を示す回路図、第
2図は本考案実施例の発生信号タイミングを示す
タイミングチヤートである。 1,2…EPROM、3…CPU、4…出力
回路、4―1…デコーダ、4―2…D型フリツプ
フロツプ、5…異常防止装置、5―1…リセツト
回路、5―2…R―S型フリツプフロツプ、6…
外部機器。

Claims (1)

  1. 【実用新案登録請求の範囲】 脱着自在なメモリに予め記憶してある特定の情
    報を、作動を開始する時点で読み取ることにより
    、前記メモリとの接続を確認して、該確認を示す
    確認信号を出力し、前記メモリに記憶されている
    一般情報に基いて演算処理を行うコンピユータに
    対して異常動作を防止する防止装置であつて、 電源投入時において前記コンピユータが作動電
    圧に達するまでは前記コンピユータをリセツト状
    態に保つリセツト回路と、 該リセツト回路により前記コンピユータのリセ
    ツト状態が解除されていること、かつ前記コンピ
    ユータから前記確認信号が出力されたことを論理
    積条件として、前記コンピユータの演算処理結果
    を外部出力する出力回路の作動を許可する制御回
    路と を具えたことを特徴とするコンピユータの異常動
    作の防止装置。
JP19592987U 1987-12-25 1987-12-25 Pending JPH01102918U (ja)

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