JPH01100627A - パイプライン型直列乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタルデータの２つの同期化ストリーム、即
ち、ｎビット〔ａｎ・・・ａｋ・・・ａＩ〕より成るス
トリームＡ及びｎビット〔ｂｐ・・・ｂｋ・・−ｂ、、
１より成るストリームＢ（ここにｎ、　　ｋ及びｐは整
数）を、パイプラインモードで各セルにおいて被乗数Ａ
と乗数Ｂの各ビットの部分積を形成し、その後これらを
クロック周波数Ｆで順次に加算することにより乗算する
セル型構体を有するパイプラインー５〜 型直列乗算回路であって、次数にの各セルが、データｘ
ｋ、ｙｋ及びキャリＣｋを受けて、所定瞬時に、次式・ ｖ　ｋ＝　（ｘ　Ｊｙ　ｋ＆ｃ　ｋ）ｍｏｄｕｌｏ　２
ｃ　ｏｋ＝　（ｘ　ｉ＋＆ｙ　ｉ＝＆ｃ　ｈ）　／２（
ここに、Ｃｋは所定瞬時に前のクロック周期中同一のセ
ルで決まるデータＣ０ｋに等しくなり、その後遅延して
Ｃｋ−Ｃｏｋ（ｄ）となる）で示される結果Ｖｋ及びキ
ャリＣ０ｋを出力する単位１−ビット加算器と、２つの
順次のセルによって取出されたデータを同期化する手段
と、データビット及びキャリｃ。ｋを一時的に記憶する
手段とを具えるパイプライン型直列乗算回路に関するも
のである。

２つのデジタルデータを直列乗算するためにはこれらデ
ータの一方の各ビットを乗算回路のセルに記憶し、これ
らビットを第２データのビットにより乗算して、その２
進重みに従って加算された部分積を発生させるようにし
ている。

この種の乗算回路は英国特許ＧＢ２１６６２７２Ａ号明
細書から既知である。この英国特許明細６一 書には、符号のついたデータで作動し、入力データのビ
ットの数を拡張する必要がある場合に外部フラグを用い
て乗算回路を縦続接続するようにした直列乗算回路が記
載されている。

しかし、上記英国特許明細書には不完全な乗算の実行の
みが記載されている。即ち、結果の最上位部分のみを取
出すことが記載されている。従って、この結果は概算で
ある。これがため、所定の用途に対し解決すべき第１の
問題は計算時間を増大する事なく、演算の正確な結果が
得られるようにする必要があることである。

本発明の目的は上述した問題を解決し得るようにしたパ
イプライン型直列乗算回路を提供することを目的とする
。

本発明はデジタルデータの２つの同期化ストリーム、即
ち、ｎビット〔ａｎ・・・ａｋ・・・ａ＋）より成るス
トリームＡ及びｎピット〔ｂｐ・・・ｂｋ・・・ｂ、〕
より成るストリームＢ（ここにｎ、ｋ及びｐは整数）を
、パイプラインモードで各セルにおいて被乗数Ａと乗数
Ｂの各ビットの部分積を形成し、その後これらをクロッ
ク周波数Ｆで順次に加算することにより乗算するセル型
構体を有するパイプライン型直列乗算回路であって、次
数にの各セルが、データＸ　ｋ＋　Ｙ　ｋ及びキャリＣ
ｋを受けて、所定瞬時に、次式： ％式％ （ここに、Ｃｋは所定瞬時に前のクロック周期中同一の
セルで決まるデータＣ０ｋに等しくなり、その後遅延し
てＣｋ−〇ｏｋ（ｄ）となる）で示される結果Ｖｋ及び
キャリＣ，ｋを出力する単位１−ビット加算器と、２つ
の順次のセルによって取出されたデータを同期化する手
段と、データビット及びキャリｃｏｋを一時的に記憶す
る手段とを具えるものにおいて、前記乗算回路は、信号
Ｒの制御により２つの連続ビットセグメントで、即ち、
まず最初、最低の２進重みを有するｎピットによって形
成されたセグメントＬ１次いで、最高２進重みを有する
ｎビット（ここにｎ＞ｐ）によって形成されたセグメン
）Ｈとで、演算の正確な結果を導出する手段を設け、前
記乗算回路の出力比をＦ／ｎとし、この導出手段は、一
時記憶後、同一クロック周期中データＣ６ｋとして取出
される次式： ％式％ で示すデータＣ１ｋを発生する手段と、次数にの各セル
によって供給され、次式： ％式％（） （ここにＲｋ−８（ｄ）は、前記セルにの１クロック周
期だけ遅延され前のセルを経てセルｋに供給される信号
である）で示される部分セグメントＬｋ及びＨｋを決め
る手段とを具え、次数にの前記加算器におけるキャリＣ
ｋの再導入を、ｐ−１番目のセルに対してはｃ　ｋ＝　
Ｃａｋ（ｄ　）・Ｒｋ−＋（ｄ）に従って、及びｐ番目
のセルに対してはＣＰ−ｂ　ｐ−Ｒｐ−＋（ｄ）＋Ｒ、
−、（ｄ）・ｃ　ｏｐ（ｄ　）信号Ｒｋ−，（ｄ）によ
って制御し、ＣＩｋ（ｄ　）をに番目のセルのクロック
周期によって遅延されたデータＣＩｋとし、ｐ−１番目
のセルによってデータＡ及びＢにタイプＡ−ｂｋの演算
を行い、ｐ番目のセルによってタイプＡ−ｂｐの演算を
行い、使用する符号は（・）：ＡＮＤ論理、（＋）：Ｏ
Ｒ論理、（Ｘ）二乗算、（＆）：加算とすることを特徴
とする。

解決すべき第２の問題は２つの乗算回路を縦続。

接続することにある。この目的のため、ｐ番目のセルを
変更し、ｐ番目のセルは、次式：％式％（） に従ってキャリＣｐを決めると共にタイプ（Ａ＊Ｆ）・
ｂｐの演算を行う手段を具え、ここに（＊）は排他的−
ＯＲ関数を示し、Ｆはｐ番目のセルの制御を可能にして
縦続接続の乗算回路を得る信号を示すようにする。これ
がため、乗算回路を数個の群に構成して乗算器構体を形
成し得るようにする。

他の技術的な問題は乗算回路を数個並列に接続して２つ
の乗算の結果の和：　（Ａ　Ｘ　Ｂ）＆（ＣＸ　Ｄ）の
ような演算を行う点にある。この目的のため、本発明は
乗算構体を得るために、並列接続の２個の乗算回路又は
２つの乗算回路群を具え、これら２つの乗算回路又は２
つの乗算回路群によってその２つのセグメントＬ、及び
Ｌ２並びに２つのセグメントＨ１及びＨ７を同時に給電
し、セグメントＬ。

及びＬ２を第１加算器に加え、セグメントＨＩ及びＨ，
並びに第１加算器のキャリを第２加算器に加え、これら
加算器の一方によって最低２進重みのビットに相当する
部分を給電し、他方の加算器によって全結果の最高２進
重みのビットに相当する部分を給電し得るようにする。

ｎ−ビットデータＡ及びｐ−ビットデータＢは処理する
ことができる。好適には、ｎ＞ｐに対し。

乗算回路は任意の入力データのｐビットの最小数に等し
い多数のセルを具え簡潔な乗算回路を得るようにする。

次式に対しては通常の代数記号、即ち、（・）二乗算、
（＋）：加算、（−）：減算を用いる。

２つの２進数Ａ及びＢは次のビット順序で形成するもの
とする。

Ａ　＝　［ａ　ｎ＝・ａ　ｋ−ａ　＋］Ｂ＝［ｂｐ・・
・ｂｋ・・・ｂ１〕 これら２進数が負である場合には、これら２進数は通常
のように２の補数表記で表すことができる。ＡとＢとの
乗算は（ｎ　＋　ｐ）ビットに符号化された数であり、
これを次式のように示す。

部分積は次式で示すように規定する。

ｐ　（ｏ　）−。

Ｐ　（ｋ　）−Ｐ　（ｋ−１）＋　Ａ−ｂｋ・２に−１
、（１≦ｋ＜ｐ）　　　・・・　（１） 及び Ｐ　（ｐ　）−Ｐ　（ｐ−１）　−Ａ−ｂ、・２ｐ−蔦
、（ｋ＝ｐ） これら積Ｐ（ｋ）は２進数の数列であり、これは次式で
示すように書換えることができる。

Ｐ（ｋ）＝４Ｐ、、に＝−Ｐｋ、、、Ｐ１〕−（２）こ
の数列は次数にの各セルに対し次式で示す２つの項に分
解することができる。

Ｌ（ｋ）−［Ｐｋ・・・　Ｐ、］　　　　・・・　（３
）Ｈ＜ｋ）−〔ｐ、、に−ｐｔ、、、］　　　・＝　　
（４）ここにＬｋは符号のついていない項に相当し、Ｈ
ｋ−１１＝ は符号のついた項に相当する。

項Ｐ（ｋ）は次のように書き換えることができる。

Ｐ　（ｋ　）−Ｈ（ｋ　）・２　ｋ＋Ｌ　（ｋ　’）　
　　・・・　　（５）同様に項Ｐ（ｋ）は次式のように
書き換えることができる。

Ｐ　（ｋ　）−Ｐ　（ｋ−１）＋　Ａ−ｂｋ・２に−１
・・・　（６）即ち、 Ｐ　（ｋ　）−（Ｈ（ｋ−１）＋　Ａ−ｂ　ｋ）・２　
ｋ−’＋　Ｌ　（ｋ−１）・・・　（７） 項Ｈ（ｋ−１）＋Ａ−ｂ　ｋは２進数列Ｓ−［ｓ　、、
、−ｓ　、：］であり、次式で表すことができる。

又は 式（５）と比較し、上記項は次のようになることを確か
めた。

Ｈ（ｋ）−［ｓ。４．・・・　ｓ、］　　及びＬ　（ｋ
　）−Ｌ　（ｋ−１）十ｓ　、・２に−１これがため、
項Ｈ（ｋ−１）　＋　Ａ−ｂ　ｋを決めることにより数
列Ｓを決めることができ、その最上位ビットによって次
数にのセルの項Ｈ（ｋ）を構成し、項Ｌ（ｋ）は係数２
　ｋ−１で重み付けされた最下位ビットＳ、を加えるこ
とによって項Ｌ（ｋ−１）から導出することができる。

この処理を次数にの各セルで行うことができる。第１の
セルに対しては項Ｈ（０）及びＬ（０）をＯとする。項
り、、Ｌ、、・・・Ｌｐは順序１．２、・・・ｐのセル
において順次決め、Ｌに関連する接続バスにおいてｐ番
目のセルの出力側にこの順序で現れるようにする。項り
、・・・ＬＰを決めると同時に、項り、・・・ＬＰの出
力が終了する際に、乗算回路によってその出力側にＨに
関連する接続バスに現れる項Ｈ，・・・Ｈｐを決めるよ
うにする。これがため、最終結果の２つのセグメントＬ
及びＨが出力側に順次現れるようになる。

図面につき本発明を説明する。

次の記号、即ち、（・）：Ａ　Ｎ　Ｄ−論理、（＋）：
ＯＲ−論理、（×）・乗算、（＆）：加算、（＊）：排
他的＝ＯＲ。

（−）二反転を再び用いる。

第１Ａ図は本発明バイブライン型直列乗算回路のセル状
構体を示す。乗算回路はセル１０８、・・・１０ｋ・・
・１しを具える。これらセルは５個の入力端子及び演算
同期用クロック入力端子りを具える。このクロックは全
部のセルに分布される。

入力端子Ａ及びＢは、乗算すべきデータ〔ａｎ・・・ａ
ｔ）及び〔ｂｐ・・ｂＩ〕を夫々示す。両データは入力
端子に最下位ビットと共に供給される。制御信号Ｒによ
って種々のセル間及びこれらセル自体内の交換を制御す
る。第１セルの場合にはこれらの値を０にセットする。

しかし、入力端子Ｈは定数を加算する必要がある場合に
は非零値を受けることができる。

セル１は、入力端子Ａ、Ｂ及びＲに導入されたデータを
遅延してセル２に伝達する。又、これによっても値り、
及びＨ８を伝達して計算する。この処理は、ｐ番目のセ
ルが最終結果、即ち、最初Ｌｐ、次いで、Ｈｐを供給す
るまで継続する。

第１図ＢはデータＡ及びＢの双方がｎビットの長さを有
する場合におけるｎセルに対する演算の時間ダイアグラ
ムを示す。全部のセルは期間りの基本クロック周期のｎ
倍に等しい時間周期に亘って作動する。第１セルは初期
瞬時から作動し、ｋ番目のセルはｋｘｈの遅延後作動を
開始し、ｎ番目のセルはｎＸｈの遅延後作動を開始する
。セルには瞬時ｋに項Ｌｋの第１ビツトを発生し、瞬時
２ｋに項Ｈｋの第１ビツトを発生する。

同様に、セルｎによって瞬時ｎに項り、、の第１ビツト
を発生し、瞬時２ｎに項Ｈｎの第１ビツトを発生する。

第１Ｃ図はｎビットより成るデータＡ及びｎビットより
成るデータＢに対するｎセルのこれら作動の時間ダイア
グラムを示す。これは第１Ｂ図においてに＝ｐとした場
合に相当する。

セルｐは瞬時ｐに項り、、の第１ビツトを発生し、瞬時
２ｐに項Ｈｐの第１ビツトを発生する。

第２図は次数にのセル１０ｋ及び次数ｐの最後のセル１
０．を示す論理ダイアグラムである（１≦ｋ＜ｐ）。

セル１０には次の素子を具える。

・フリップフロップ２７にの前段に設けられデータＡｋ
−，を遅延するフリップフロップ２１ｋ。

・データＢ　ｋ−１を遅延するフリップフロップ２２に
ト データＨｋ−１を遅延するフリップフロップ２４にト データＬ　ｋ−＋を遅延するフリップフロップ２　ｋｓ ・フリップフロップ２８にの前段に設けられデータＲｋ
、を遅延するフリップフロップ２６に１・信号Ｒｋ−，
の制御のもとてデータＢｋ−１のに番目のビット、即ち
、ビットｂｋをとってくるセレクタ３１ｋ。

このビットｂｋはセルｋによって使用すべき次数で周期
ｎＸｈに亘ってフリップフロップ２３ｋに記憶する。フ
リップフロップ２３にの出力及びフリップフロップ２１
にの出力をＡＮＤゲート３５ｋに供給してビットｂｋと
Ｃａｎ・・・ａ１〕との乗算を行い得るようにする。全
てのフリップフロップはクロック電圧りによって制御す
る。

各セル１０には加算器３７ｋを具える。この加算器は３
個の入力端子及び３個の出力端子を有するｌ−ビット加
算器である。各入力端子に存在するビットをｘ＋　　３
’＋　　ｒで夫々表わし、各出力端子に夫々存在するビ
ットをｖｌ　　ｃＯ＋　　ＣＩで夫々表わす場合には加
算器により発生する結果は一般に次に示す論理式で表わ
すことができる。

ｘ＊ｙ＝１の場合には。

Ｖ”ｒ、Ｃｏ＝Ｘ及びｃ、＝ｒ ｘ＊ｙ＝ｏの場合には。

ｖ−ｒ、ｃｏ＝ｘ及びＣ，＝Ｘ ここに（＊）は排他的−ＯＲ演算を表わし、（−）は反
転演算を表わす。加算器３７にではＡＮＤ−ゲート３５
にの出力をフリップフロップ２４にの出力に加算すると
共にキャリｃｋに加算して部分結果ｖｋを供給し得るよ
うにする。又、加算器３７ｋによってキャリＣ８ｋを発
生し、これをフリップフロップ２９にで遅延する。セレ
クタ３２ｋによって次式で示すキャリＣｋを供給する。

〜１８− ｃ　ｋ＝　ｃ　、ｈ（ｄ）−Ｒｋ−＋（ｄ　）又、加算
器３７ｋによってもデータＣ６ｋと同一クロック周期で
次式で示されるデータＣ１ｋを供給する。

ｃ　Ｉｋ＝　Ｉ：　ｘ　ｋ＆　ｙ　ｋ＆　ｃ　ｏｋ′３
ｍｏｄｕｌｏ　２セレクタ３３ｋによって次式で示すデ
ータＨｋを供給する。

Ｈｋ−ｖｋ−Ｒｋ−Ｉ（ｄ）＋ｃＩｋ（ｄ）・Ｒｋ、、
、（ｄ）同様に、セレクタ３４ｋによって次式で示すデ
ータＬｋを供給する。

Ｌ　ｋ−ｖ　ｋ−Ｒｈ−＋（ｄ　）＋　Ｌ　＋＋−＋（
ｄ　）−Ｒｋ−１（ｄ　）セル１０ｐは次に示すこと以
外はセル１０にと同一である。セレクタ３２ｐによって
次式で示すキャリＣ１を選択する。

ｃ　ｐ−Ｒｐ−＋（ｄ）−ｂ　ｐ＋　Ｒｐ−＋（ｄ　）
−ｃ　ｏｐ（ｄ）・　フリップフロップ２１．の出力を
インバータ３６、、に供給し、その出力をＡＮＤ−ゲー
トに供給する。

・　２つの乗算回路を直列に接続すると共にデータＡ及
びＢを伝送する必要がある場合（第４図参照）を除いて
、２個のフリップフロップ２７ｐ及び２２ｐを省略する
ことができる。

演算機構は次の通りであり、データＡ及びＢに含まれる
４つのビットの場合を例にとって説明する。この場合乗
算回路は４つのセルを具える。第１周期の開始時には、
ＲＯ＝　Ｏである。

束土岡朋ｐ終了時には： ・　フリップフロップ２１１は　ビットａ、を記憶する
。

・　フリップフロップ２２．はビットｂ、を記憶する。

・　フリップフロップ２３．はビットｂ、を記憶する。

・　フリップフロップ２４．はビットＨ（０）−〇を記
憶する。

・　フリップフロップ２５１はビットＬ（０）−〇を記
憶する。

・　フリップフロップ２６．によって論理〇−状態に切
換える。

第２周期中ニ ー１９＝ ・　加算器３７．によってａＩ−ｂＩの計算による演算
を開始する。

第２周期の終了時には： ・　ビットａ、はフリップフロップ２７１の出力まで前
進する。

・　ビットｂ、はフリップフロップ２２．の出力まで前
進する。

・　フリップフロップ２３．によって　ビットｂ。

を節約する。

・　フリップフロップ２３．はいまだ零状態にある。

第３周期の終了時６嶋： ・　ビットａ、はフリップフロップ２１．の出力まで前
進する。

・　ビットｂ、はフリップフロップ２２．の出力まで前
進する。

・　フリップフロップ２３．によって　ビットｂ。

を節約する。

・　フリップフロップ２３．によって　ビットｂ。

を記憶する。

第４周期中： ・　加算器３７．はａＩ−ｂ、の計算による演算を開始
する。

各セルの計算は次に示すように行う。

第１セル　　　第２セル 第１周期　　　　　　００ 第２周期　　　　ａ＋ｂ＋　　　　　　　。

第３周期　　　　ａｔｔ）＋　　　　　ａ＋ｂ＋　＆　
０第４周期　　　　ａ３ｂ＋　　　　　ａｔｂ、　＆　
ａ＋ｂｔ第５周期　　　　ａ４ｂ、ａａｂ＋　＆　ａｔ
ｂｔ第６周期　　　　　　Ｑ　　　　　’ａ４ｂ＋　＆
　ａ３ｂｔ第７周期　　　　　　００＆ａ４ｂ。

第８周期　　　　　　ＯＯ 第９周期　　　　　　００ 第１０周期　　　　　００ 第１１周期　　　　　ＯＯ 第３セル　　　　第４セル 第１周期　　　００ 第２周期　　　００ 第３周期　　　００ 第４周期ａ＋ｂＪＯ。

第５周期ａｔｌｌ＋＆ａｔｂｔ＆ｏ　　　ａ、ｂ。

第６周期ａ３ｂ＋＆ａ、ｂＪａ＋ｂ、１ａｚｂ１＆ａ＋
ｂ。

第７周期ａ４ｂ＋＆ａ３ｂｚ＆ａｚｔ）＋　　８３ｂ＋
＆ａｔｂＪａ＋ｂ＊第８周期　　　ａ４ｂＪａ３ｔｌ＋
　　ａｔｂ＋ＩＩＩａ３ｂｔ＆ａ、ｂ３＆ａ＋ｂ４第９
周期　　　　　ａ４ｂ３　　　　ａ＋ｂＪａ３ｂ＋＆ａ
ｔｂｔ第１０周期　　Ｏａａｂ＋＆ａ３ｂｔ 第１１周期　　Ｏａｔｂ４ 乗算回路の各セルで行われるこれら単位演算をもとにし
て、信号Ｌｋ及びＨｋを次に示すように各セルで構成し
、その状態を第３図に示す。

Δは接続バス７３にのデータを示す。

Ｂは接続バス７２にのデータを示す。

Ｃは接続バス７１にのデータを示す。

即ち、セレクタ３４ｋ及び３３にのヘッドを示す。

これらセレクタは接続バス７６にの信号Ｒｋ−３（ｄ）
によって作動し、第２図に示す位置はＲ，、−１に相当
する位置である。計算サイクルの終了時には。

Ｒｋ−＋は１クロック周期に零となる。これがため所定
ビットを挿入することができ、Ｄ及びＥで示す構成を得
ることができる。

次数にのセルに対しては、信号Ｌｋの第１にビットのみ
が決まっており、ｋ−ｐ（又はに−ｎ）の残部は零とな
る。本発明によれば計算された項ｖｋの最上位ビットｈ
ＩｋをデータＬ　ｋ−１に挿入して信号Ｌｋを形成し得
るようにする。この挿入は信号Ｒによって制御し、ビッ
トｈ　ＩｋがセグメントＬｋの最上位ビットとなるよう
に行う。

同様に、セルｋにより計算されたデータｃ、にはまず最
初、セル３０ｋによって全て遅延され、データＶｋに挿
入されて信号Ｈｋを形成する。データＣ１には信号Ｈｋ
の最上位ビットとなる。この状態を第３図のＥに示す。

これらの演算を各セルで繰返して乗算回路の出力側に、
Ａ（ｎビット）及びＢ（ｐビット）の乗算の正確な結果
を構成するセグメントＬ、、次いでセグメントＨｐが得
られるようにする。この場合の演算はｎ＋ｐビットに亘
る正確な結果に対してＬｐを発生するためのｐクロック
周期及びＨｐを発生するためのロクロック周期のみを必
要とする。ｎ〉ｐの場合にはｎサイクル毎に新たな演算
を開始することができる。これがため、出力割合はＦ　
／　ｎとなり、ここにＦはクロック周波数である。ｐを
セルの数とする場合にはデータの第１ピツトの導入開始
時と結果の第１ビツトの出力との間の時間遅延周期であ
る待ち時間はｐサイクルとなる。

データＡ及びＢは２つの整数とする。或は又、Ｂを例え
ば１以下の係数とすることができる。この場合には、セ
グメントＨｐは結果の整数部分を含み、Ｌ、は分数を含
む。

上述した２つの乗算回路は、データＢをｐ個のビットか
ら２ｐビツトに拡張するために直列に接続することがで
きる。第５図に示すダイアグラムから明らかなように、
２個の乗算回路４１及び４２を並列に作動させて第１の
乗算ＡＸＢ及び第２の乗算ＣＸＤを行ってその結果（Ａ
ＸＢ）＆　（ＣＸＤ）を得ることができる。

最下位ビットを有するセグメントＬをまず最初供給して
加算器４３で加算する。同様に、加算器４４で最上位ビ
ットを有するセグメントＨを加算器４３により供給され
るキャリに加算する。

最終結果は２つのセグメントのビットの形態で再び取出
す。

第２図に示す最後のセルのダイアグラムは同一の乗算回
路の入力端子に接続し得ない乗算回路に関連するもので
ある。この可能性を得るために、最後のセルを第４図に
示すダイアグラムに従って変形する必要がある。

フリップフロップ２７ｐ及び２８．によって、データＡ
Ｉ、及びＲ２を前のセルの場合と同様に遅延すると共に
所望の箇所に転送する。個の場合外部制御信号によって
演算モードを制御し、数個の乗算回路より成る群の最後
の乗算回路の最後のセルのみが特定の演算モードを有す
るようにする。これがため、前の乗算回路の他の最終セ
ルを外部制御信号Ｆによって制御して他の全部のセルと
同様に演算し得るようにする。この目的のため、ＡＮＤ
−ゲート５１に外部制御信号Ｆ及びビットｂｐを供給す
ると共に排他的ＯＲ〜ゲート５２に外部制御信号Ｆ及び
フリップフロップ２１ｐの出力信号を供給する。外部制
御信号Ｆが論理Ｏである場合には、最後のセルは特定の
モードで作動する。外部制御信号Ｆが論理１である場合
には、このセの特性は他のセル全部の特性と同様になる
。

かようにして、複数の乗算回路を縦続接続して少なくと
もデータＡ又はＢのビットの数を拡張することができる
。

これがため、ｐ番目のセルは、次式： ％式％（） 従ってキャリＣｐを決めると共にタイプ（Ａ＊Ｆ）・ｂ
ｐの演算を行う手段を具え、ここに（＊）は排他的−Ｏ
Ｒ関数を示し、Ｆはｐ番目のセルの制御を可能にして縦
続接続の乗算回路を得る信号を示すよすることかできる
。

【図面の簡単な説明】

第１Ａ図は乗算ｎＸｐ　（ｎ＞ｐ）に対し９個のセルを
具える本発明パイプライン型直列乗算回路のセル状構体
を示すブロック回路図、 第１Ｂ図はロスｎビット乗算に関連する時間ダイアグラ
ムを示す説明図、 第１Ｃ図は第１Ａ図のセル状構体に関連する時間ダイア
グラムを示す説明図、 第２図は次数にの１つのセル及び次数ｐの最終セルを示
す論理回路図、 第３図は本発明によるセグメントＬ及びＨにおけるデー
タの移動を示す説明図 第４図は縦続接続乗算回路を得るために最終セルを変形
して示すブロック回路図、 第５図は演算（ＡＸＢ）＆　（ＣｘＤ）を行うために、
本発明により２つの乗算回路を並列接続した状態を示す
ブロック回路図である。 １０に、ｔｏｐ　　・・・　セル ２１に〜３０ｋ　・・・　フリップフロップ２１ｐ〜３
０ｐ　　・・・　フリップフロップ３１に〜３４ｋ　　
・・・　セレクタ ３１ｐ〜３４ｐ　　・・・　セレクタ ３５ｋ、３５ｐ　　・・・　ＡＮＤ−回路３６ｐ　　・
・・　インバータ ３７に、３７ｐ　　・・・　加算器 ４１．４２　　・・・　乗算回路 ４３．４４　・・・　加算器 特許出願人　エヌ・　ベー・フィリップス・フルーイラ
ンペンファブリケン 昏 」 一２９＝

Claims (1)

1. 【特許請求の範囲】 １、デジタルデータの２つの同期化ストリーム、即ち、
   ｎビット〔ａ＿ｎ・・・ａ＿ｋ・・・ａ＿１〕より成る
   ストリームＡ及びｐビット〔ｂ＿ｐ・・・ｂ＿ｋ・・・
   ｂ＿１〕より成るストリームＢ（ここにｎ、ｋ及びｐは
   整数）を、パイプラインモードで各セルにおいて被乗数
   Ａと乗数Ｂの各ビットの部分積を形成し、その後これら
   をクロック周波数Ｆで順次に加算することにより乗算す
   るセル型構体を有するものであって、次数にの各セルが
   、データｘ＿ｋ、ｙ＿ｋ及びキャリｃ＿ｋを受けて、所
   定瞬時に、次式： ｖ＿ｋ＝（ｘ＿ｋ＆ｙ＿ｋ＆ｃ＿ｋ）ｍｏｄｕｌｏ２ｃ
   ＿ｏ＿ｋ＝（ｘ＿ｋ＆ｙ＿ｋ＆ｃ＿ｋ）／２（ここに、
   ｃ＿ｋは所定瞬時に前のクロック周期中同一のセルで決
   まるデータｃ＿ｏ＿ｋに等しくなり、その後遅延してｃ
   ＿ｋ＝ｃ＿ｏ＿ｋ（ｄ）となる）で示される結果ｖ＿ｋ
   及びキャリｃ＿ｏ＿ｋを出力する単位１−ビット加算器
   と、２つの順次のセルによって取出されたデータを同期
   化する手段と、データビット及びキャリｃ＿ｏ＿ｋを一
   時的に記憶する手段とを具えるパイプライン型直列乗算
   回路において、前記乗算回路は、信号Ｒの制御により２
   つの連続ビットセグメントで、即ち、まず最初、最低の
   ２進重みを有するｐビットによって形成されたセグメン
   トＬ、次いで、最高２進重みを有するｎビット（ここに
   ｎ＞ｐ）によって形成されたセグメントＨとで、演算の
   正確な結果を導出する手段を設け、前記乗算回路の出力
   比をＦ／ｎとし、この導出手段は、一時記憶後、同一ク
   ロック周期中データｃ＿ｏ＿ｋとして取出される次式： ｃ＿１＿ｋ＝（ｘ＿ｋ＆ｙ＿ｋ＆ｃ＿ｏ＿ｋ）ｍｏｄｕ
   ｌｏ２で示すデータｃ＿１＿ｋを発生する手段と、次数
   ｋの各セルによって供給され、次式： Ｌ＿ｋ＝Ｌ＿ｋ＿−＿１（ｄ）・Ｒ＿ｋ＿−＿１（ｄ）
   ＋ｖ＿ｋ・＠Ｒ＠＿ｋ＿−＿１（ｄ）Ｈ＿ｋ＝ｖ＿ｋ・
   Ｒ＿ｋ＿−＿１（ｄ）＋ｃ＿１＿ｋ（ｄ）・＠Ｒ＠＿ｋ
   ＿−＿１（ｄ）（ここにＲ＿ｋ＿−＿１（ｄ）は前記セ
   ルｋの１クロック周期だけ遅延され前のセルを経てセル
   ｋに供給される信号である）で示される部分セグメント
   Ｌ＿ｋ及びＨ＿ｋを決める手段とを具え、次数ｋの前記
   加算器におけるキャリｃ＿ｋの再導入を、ｐ−１番目の
   セルに対してはｃ＿ｋ＝ｃ＿ｏ＿ｋ（ｄ）・Ｒ＿ｋ＿−
   ＿１（ｄ）に従って、及びｐ番目のセルに対してはｃ＿
   ｐ＝ｂ＿ｐ・＠Ｒ＠＿ｐ＿−＿１（ｄ）＋Ｒ＿ｐ＿−＿
   １（ｄ）・ｃ＿ｏ＿ｐ（ｄ）信号Ｒ＿ｋ＿−＿１（ｄ）
   によって制御し、ｃ＿１＿ｋ（ｄ）をｋ番目のセルのク
   ロック周期によって遅延されたデータｃ＿１＿ｋとし、
   ｐ−１番目のセルによってデータＡ及びＢにタイプＡ・
   ｂ＿ｋの演算を行い、ｐ番目のセルによってタイプ＠Ａ
   ＠・ｂ＿ｐの演算を行い、使用する符号は（・）：ＡＮ
   Ｄ論理、（＋）：ＯＲ論理、（ｘ）：乗算、（＆）：加
   算とすることを特徴とするパイプライン型直列乗算回路
   。 ２、ｎ個のセルを具え、一時記憶手段によって各セルの
   乗数Ｂのビットを遅延するようにしたことを特徴とする
   請求項１に記載のパイプライン型直列乗算回路。 ３、ｐ個のセルを具え、一時記憶手段によって各セルの
   被乗数Ａのビットを遅延するようにしたことを特徴とす
   る請求項１に記載のパイプライン型直列乗算回路。 ４、ｐ番目のセルは、次式： ｃ＿ｐ＝Ｆ・ｂ＿ｐ・＠Ｒ＠＿ｐ＿−＿１（ｄ）＋Ｒ＿
   ｐ＿−＿１（ｄ）・ｃ＿ｏ＿ｐ（ｄ）に従ってキャリｃ
   ＿ｐを決めると共にタイプ（Ａ＊Ｆ）・ｂ＿ｐの演算を
   行う手段を具え、ここに（＊）は排他的−ＯＲ関数を示
   し、Ｆはｐ番目のセルの制御を可能にして縦続接続の乗
   算回路を得る信号を示すようにしたことを特徴とする請
   求項１〜３の何れかの項に記載のパイプライン型直列乗
   算回路。 ５、請求項４に記載の乗算回路を数個直列接続した乗算
   回路群を具え、これら乗算回路群を縦続接続して少なく
   ともデータＡ又はＢのいずれかのビットの数を拡張する
   ようにしたことを特徴とする乗算器構体。 ６、並列接続の２個の乗算回路又は請求項１〜５の何れ
   かの項に記載の２つの乗算回路群を具え、２つの乗算回
   路又は２つの乗算回路群によってその２つのセグメント
   Ｌ＿１及びＬ＿２並びに２つのセグメントＨ＿１及びＨ
   ＿２を同時に給電し、セグメントＬ＿１及びＬ＿２を第
   １加算器に加え、セグメントＨ＿１及びＨ＿２並びに第
   １加算器のキャリを第２加算器に加え、これら加算器の
   一方によって最低２進重みのビットに相当する部分を給
   電し、他方の加算器によって全結果の最高２進重みのビ
   ットに相当する部分を給電するようにしたことを特徴と
   する乗算器構体。