JP7843968B2 - Ａ／ｄ変換器、半導体装置 - Google Patents

Description

本発明は、ＣＤＡＣ（容量ＤＡＣ）を使用した逐次比較型のＡ／Ｄ変換器に関するものである。

逐次比較型のＡ／Ｄ変換器は、分解能ｎビットに対して２^ｎ＋１個の容量素子からなるＣＤＡＣと、１つの比較器と、ＣＤＡＣの制御回路とを備え、二分探索法を用いてｎ回の比較動作でデジタル値を求める（例えば、特許文献１参照）。

特開２００２－３７４１６９号公報

Ａ／Ｄ変換器は、アナログ入力範囲（ダイナミックレンジ）を大きくとる場合、アナログ入力範囲の信号振幅の電圧に耐えられる高耐圧素子で構成する必要がある。高耐圧素子で構成した場合、Ａ／Ｄ変換器は、レイアウト面積が大きくなる欠点がある。例えば、高耐圧素子がＭＯＳＦＥＴ（トランジスタ）の場合、低耐圧で良い場合と比較してゲートの層間膜を厚く、ゲート幅を大きくする必要がある。そのため、高耐圧素子は、低耐圧素子と同等の性能（例えば、ＭＯＳＦＥＴにおけるＯＮ時のソース－ドレイン電流）を得るためには、低耐圧素子よりも大きなレイアウト面積が必要になる。また、高耐圧素子を用いるために回路の寄生容量・抵抗が増加し、Ａ／Ｄ変換器は、高速で動作させることができず、消費電力に対して変換速度が遅くなってしまう。

Ａ／Ｄ変換器は、低耐圧素子、例えば使用するプロセスの最小寸法の低耐圧素子だけを使用して構成した場合、レイアウト面積を小さくすることができる。近年、ＭＯＳＦＥＴは、微細化が進んでいるため、この微細化の恩恵をＡ／Ｄ変換器も享受することができる。また、低耐圧素子を使用することによって回路の寄生容量・抵抗が小さくなるため、Ａ／Ｄ変換器は、消費電力に対して高速な変換速度となる。しかし、アナログ入力範囲は、低耐圧素子の耐圧を超えて使用することができないため、アナログ入力範囲（ダイナミックレンジ）の小さいＡ／Ｄ変換器になってしまう。

本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、アナログ入力範囲（ダイナミックレンジ）を大きくとっても、レイアウト面積が小さく高速なＡ／Ｄ変換器を提供する点にある。

本発明に係るＡ／Ｄ変換器は、上記の目的を達成するため、次のように構成される。
本発明に係るＡ／Ｄ変換器は、アナログ入力電位をサンプリングするサンプリング動作と、サンプリングした前記アナログ入力電位に基づいてビット毎の比較対象電位を逐次的に生成する対象電圧生成動作と、を実行する容量ＤＡＣと、前記比較対象電位と比較電位とを比較する比較器と、前記容量ＤＡＣおよび前記比較器の動作の工程を複数のビット列からなる動作指示信号として出力し、前記容量ＤＡＣおよび前記比較器の動作を制御する制御回路と、を備える逐次比較型のＡ／Ｄ変換器であって、前記容量ＤＡＣと前記比較器とは、前記アナログ入力電位の入力電位範囲を振幅とする第１信号振幅で動作する回路であり、前記制御回路は、前記第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路であり、前記第１信号振幅で動作する回路と前記第２信号振幅で動作する回路との信号接続は、信号振幅を変換するレベルシフト回路を介して行われ、前記動作指示信号の遷移は、ハミング距離が１であるように遷移することを特徴とする。

本発明のＡ／Ｄ変換器は、制御回路を構成する素子は、容量ＤＡＣ及び比較器を構成する素子よりも耐圧が低い低耐圧素子で構成できるため、アナログ入力範囲（ダイナミックレンジ）を大きくとっても、近年進んでいる微細化の恩恵を享受でき、レイアウト面積を小さくできる。また、制御回路から出力され、容量ＤＡＣ及び比較器を制御する制御信号は、ハミング距離が１で進行するため、制御回路を構成する素子、および、容量ＤＡＣ及び比較器を構成する各素子のばらつきが大きい場合においても、誤動作なく高速化することができる。総じて、アナログ入力範囲（ダイナミックレンジ）が大きく、レイアウト面積が小さく、高速なＡ／Ｄ変換器とすることができる。

本発明に係るＡ／Ｄ変換器の実施の形態の構成を示すブロック図である。 図１に示すＣＤＡＣの動作を示すフローチャートである。 図１に示す制御回路から出力される動作指示信号を示す図である。 図１に示すレベルシフタの構成を示す図である。 図３に示すレベルシフタの特性を示す図である。 図１に示すレベルシフタの回路遅延時間差に起因する問題点を説明する図である。

以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。

本実施の形態のＡ／Ｄ変換器１は、図１を参照すると、ＣＤＡＣ（容量ＤＡＣ）２と、比較器３と、制御回路４と、レベルシフト回路５と、を備えた逐次比較型のＡ／Ｄ変換器である。Ａ／Ｄ変換器１は、デジタルスイッチング電源ＩＣ（半導体集積回路）等に内蔵された半導体装置として構成される。Ａ／Ｄ変換器１は、アナログ入力電位Ｖｉｎに基づいて生成した比較対象電位と比較電位Ｖ_ｒｅｆとの比較動作を、最上位ビットから逐次的に繰り返して、アナログ入力電位ＶｉｎをＮビット(例えば、Ｎ＝１２)のデジタル変換値Ｄ［（Ｎ－１）：０］に変換する。

ＣＤＡＣ２は、容量素子Ｃ_Ａと、バイナリー比率（２のべき乗の比率）で容量値が重み付けされた複数の容量素子Ｃ_０～Ｃ_{（Ｎ－１）}を備える。容量素子Ｃ_Ａ、Ｃ_０～Ｃ_{（Ｎ－１）}は、一端が比較器３の非反転入力端子に接続されている。容量素子Ｃ_ＡとＣ_０とは、同じ容量値に設定される。容量素子Ｃ_Ａ、Ｃ_０の容量値をＣとした場合、容量素子Ｃ_０～Ｃ_{（Ｎ－１）}の容量値は、それぞれ２Ｃ～２^{（Ｎ―１）}Ｃに設定される。

ＣＤＡＣ２は、複数のサンプルスイッチＸ_Ｂ、Ｘ_０～Ｘ_{（Ｎ－１）}を備える。サンプルスイッチＸ_Ｂは、比較器３の非反転入力端子に比較電位Ｖ_ｒｅｆを接続する。サンプルスイッチＸ_０～Ｘ_{（Ｎ－１）}は、容量素子Ｃ_０～Ｃ_{（Ｎ－１）}に対応してそれぞれ設けられ、容量素子Ｃ_０～Ｃ_{（Ｎ－１）}の他端にアナログ入力電位Ｖｉｎを接続する。

ＣＤＡＣ２は、メインスイッチＹ_０～Ｙ_{（Ｎ－１）}を備える。メインスイッチＹ_０～Ｙ_{（Ｎ－１）}は、容量素子Ｃ_０～Ｃ_{（Ｎ－１）}に対応してそれぞれ設けられ、容量素子Ｃ_０～Ｃ_{（Ｎ－１）}の他端に基準電位Ｖ_Ｈｉｇｈ又は基準電位Ｖ_Ｌｏｗを接続する。基準電位Ｖ_Ｈｉｇｈは、基準電位Ｖ_Ｌｏｗよりも高い電位に設定されている。

ＣＤＡＣ２は、入力信号変換回路２１を備える。入力信号変換回路２１は、制御回路４から入力される動作指示信号Ｂ［Ｍ：０］を、サンプルスイッチ制御信号ＳＡＮＰＬＥ及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］からなるＣＤＡＣ２の入力信号に変換する。入力信号変換回路２１は、サンプルスイッチ制御信号ＳＡＮＰＬＥによってサンプルスイッチＸ_Ｂ、Ｘ_０～Ｘ_{（Ｎ－１）}を一括して制御することで、アナログ入力電位Ｖｉｎをサンプリングするサンプリング動作を実行する。また、入力信号変換回路２１は、メインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］によって、メインスイッチＹ_０～Ｙ_{（Ｎ－１）}をそれぞれ個別に制御することで、サンプリングしたアナログ入力電位Ｖｉｎに基づいてビット毎の比較対象電位Ｖ_{（Ｎ－１）}～Ｖ₀を逐次的に生成する対象電圧生成動作を実行する。

ＣＤＡＣ２によるサンプリング動作及び比較対象電位生成動作について図２を参照して説明する。
（サンプリング動作）
入力信号変換回路２１は、待機状態として、サンプルスイッチＸ_Ｂ、Ｘ_０～Ｘ_{（Ｎ－１）}及びメインスイッチＹ_０～Ｙ_{（Ｎ－１）}の全てをオフ状態とする（ステップＡ１）。

入力信号変換回路２１は、待機状態として、サンプルスイッチＸの全て、すなわちサンプルスイッチＸ_Ｂ、Ｘ_０～Ｘ_{（Ｎ－１）}をオン状態に遷移させ、アナログ入力電位Ｖｉｎを容量素子Ｃ_Ａ、Ｃ_０～Ｃ_{（Ｎ－１）}に取り込む（ステップＡ２）。

入力信号変換回路２１は、サンプルスイッチＸの全て、すなわちサンプルスイッチＸ_Ｂ、Ｘ_０～Ｘ_{（Ｎ－１）}をオフ状態に遷移させる（ステップＡ３）。これにより、容量素子Ｃ_Ａ、Ｃ_０～Ｃ_{（Ｎ－１）}は、（アナログ入力電位Ｖｉｎ－比較電位Ｖ_ｒｅｆ）に対応した電荷が蓄積されている状態となる。

以上のステップＡ１～ステップＡ３がサンプリング動作である。サンプリング動作の工程数は、「３」である。

（比較対象電位生成動作）
入力信号変換回路２１は、メインスイッチ制御信号ＳＷ［（Ｎ－１）］を１にしてメインスイッチＹ_{（Ｎ－１）}を基準電位Ｖ_Ｈｉｇｈに接続させると共に、メインスイッチ制御信号ＳＷ［（Ｎ－２）］～ＳＷ［０］を０にしてメインスイッチＹ_{（Ｎ－２）}～Ｙ_０を基準電位Ｖ_Ｌｏｗに接続する（ステップＢ１）。これにより、容量素子Ｃ_{（Ｎ－１）}は基準電位Ｖ_Ｈｉｇｈに、容量素子Ｃ_０～Ｃ_{（Ｎ－２）}は基準電位Ｖ_Ｌｏｗにそれぞれ接続され、最上位ビット（Ｎビット目）のデジタル変換値Ｄ［（Ｎ－１）］を決定するための比較対象電位Ｖ_{（Ｎ－１）}が生成される。

入力信号変換回路２１は、比較対象電位Ｖ_{（Ｎ－１）}と比較電位Ｖ_ｒｅｆとの比較結果Ｑによってメインスイッチ制御信号ＳＷ［（Ｎ－１）］を固定する（ステップＢ２）。

比較対象電位Ｖ_{（Ｎ－１）}が比較電位Ｖ_ｒｅｆよりも低く比較結果Ｑが０の場合、デジタル変換値Ｄ［（Ｎ－１）］及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］は、１に決定される。以降、メインスイッチ制御信号ＳＷ［（Ｎ－１）］は、１に固定され、容量素子Ｃ_{（Ｎ－１）}は基準電位Ｖ_Ｈｉｇｈに接続された状態となる。

比較対象電位Ｖ_{（Ｎ－１）}が比較電位Ｖ_ｒｅｆよりも高く比較結果Ｑが１の場合、デジタル変換値Ｄ［（Ｎ－１）］及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］は、０に決定される。以降、メインスイッチ制御信号ＳＷ［（Ｎ－１）］は、０に固定され、容量素子Ｃ_{（Ｎ－１）}は基準電位Ｖ_Ｌｏｗに接続された状態となる。

以降、最上位ビットから繰り下げてステップＢ１～Ｂ２と同様の工程を実行し、（Ｎ―１）ビット～２ビット目の比較対象電位Ｖ_{（Ｎ－２）}～Ｖ_２をそれぞれ生成して、デジタル変換値Ｄ［（Ｎ－２）］～Ｄ［２］及びメインスイッチ制御信号ＳＷ［（Ｎ－２）］～ＳＷ［２］を決定する（ステップＢ３）～（ステップＢ（２Ｎ－２））。

最下位ビット（１ビット目）において、入力信号変換回路２１は、メインスイッチ制御信号ＳＷ［０］を１にしてメインスイッチＹ_０を基準電位Ｖ_Ｈｉｇｈに接続させる（ステップＢ（２Ｎ－１））。これにより、容量素子Ｃ_０は基準電位Ｖ_Ｈｉｇｈに接続され、最下位ビット（１ビット目）のデジタル変換値Ｄ［０］を決定するための比較対象電位Ｖ_０が生成される。

入力信号変換回路２１は、比較対象電位Ｖ_０と比較電位Ｖ_ｒｅｆとの比較結果Ｑによってメインスイッチ制御信号ＳＷ［０］を固定する（ステップＢ２Ｎ）。

比較対象電位Ｖ_０が比較電位Ｖ_ｒｅｆよりも低く比較結果Ｑが０の場合、デジタル変換値Ｄ［０］及びメインスイッチ制御信号ＳＷ［０］は、１に決定される。以降、メインスイッチ制御信号ＳＷ［０］は、１に固定され、容量素子Ｃ_０は基準電位Ｖ_Ｈｉｇｈに接続された状態となる。

比較対象電位Ｖ_０が比較電位Ｖ_ｒｅｆよりも高く比較結果Ｑが１の場合、デジタル変換値Ｄ［０］及びメインスイッチ制御信号ＳＷ［０］は、０に決定される。以降、メインスイッチ制御信号ＳＷ［０］は、０に固定され、容量素子Ｃ_０は基準電位Ｖ_Ｌｏｗに接続された状態となる。

以上のステップＢ１～ステップＢ２Ｎが比較対象電位生成動作である。比較対象電位生成動作の工程数は、「２Ｎ」である。

比較器３は、非反転入力端子に入力される容量ＤＡＣ２からの出力電圧と、反転入力端子に入力される比較電位Ｖ_ｒｅｆとを比較し、比較結果Ｑを出力する。比較対象電位Ｖ_０が比較電位Ｖ_ｒｅｆよりも低い場合、比較器３は、比較結果Ｑ＝０を出力する。比較対象電位Ｖ_０が比較電位Ｖ_ｒｅｆよりも高い場合、比較器３は、比較結果Ｑ＝１を出力する。

制御回路４は、上位装置からスタート信号ＳＴＡＲＴが入力されると、動作指示信号Ｂ［Ｍ：０］をＣＤＡＣ２の入力信号変換回路２１に向けて出力し、サンプリング動作及び比較対象電位生成動作の実行工程を指示する。制御回路４は、最上位ビットから最下位ビットまで逐次的に繰り返される比較器３の比較結果Ｑに基づき、Ｎビット(例えば、Ｎ＝１２)のデジタル変換値Ｄ「（Ｎ－１）：０」を出力し、エンド信号ＥＮＤを上位装置に出力する。

制御回路４は、ＣＤＡＣ２及び比較器３の動作の工程を複数のビット列からなる動作指示信号Ｂ［Ｍ：０］として出力し、ＣＤＡＣ２及び比較器３の動作を制御する。動作指示信号Ｂ［Ｍ：０］は、例えば、（Ｍ＋１）ビットのビットコードであり、サンプリング動作及び比較対象電位生成動作の工程数を一意に指示できるビット数のパラレル信号である。例えば、Ｎ＝１２で、サンプリング動作及び比較対象電位生成動作の工程数が２Ｎ＋３＝２７である場合、動作指示信号Ｂ［Ｍ：０］は、M＝４以上として５ビット以上のビットコードで構成される。

制御回路４は、ハミング距離が１である「グレイコード」を用いて、動作指示信号Ｂ［Ｍ：０］を進行させる。図３は、Ｎ＝１２でM＝４の場合の動作指示信号Ｂ［Ｍ：０］の進行表である。この場合、ＣＤＡＣ２の工程数は、ステップＡ１～Ａ３＋Ｂ１～Ｂ２４の２７になる。動作指示信号Ｂ［Ｍ：０］は、１番目の「０００００」から２７番目の「００１１１」までハミング距離が１で進行する。図３には、「グレイコード」を「０００００」から昇順で進行させる例を示したが、降順で進行させても良く、途中から昇順や降順で進行させても良い。動作指示信号Ｂ［Ｍ：０］は、ハミング距離が１で進行すればよく、「グレイコード」以外のコードを用いてもよい。

ＣＤＡＣ２及び比較器３は、変換する対象のアナログ入力電位Ｖｉｎのダイナミックレンジを大きくする目的で、電源電圧ＶＣＣの大きな素子を用いて信号の振幅が大きい第１信号振幅（例えば、５Ｖ）の回路で構成されている。ＣＤＡＣ２及び比較器３は、アナログ入力電位Ｖｉｎの入力電位範囲を振幅とする第１信号振幅で動作する回路である。制御回路４は、レイアウトを小さくする目的で、電源電圧ＶＤＤの小さな素子を用いて信号の振幅が第１信号振幅よりも小さい第２信号振幅（例えば、１Ｖ）の回路で構成されている。制御回路４は、第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路である。これにより、制御回路４を構成する素子は、ＣＤＡＣ２及び比較器３を構成する素子よりも耐圧が低い低耐圧素子で構成できる。

レベルシフト回路５は、ＣＤＡＣ２及び比較器３と制御回路４との信号接続のために信号振幅を変換する。レベルシフト回路５は、比較器３の比較結果Ｑの信号振幅を第１電圧から第２電圧に変換するレベルシフタＬ_Ｑを備える。レベルシフト回路５は、動作指示信号Ｂ［Ｍ：０］の信号振幅を第２電圧から第１電圧に変換するレベルシフタＬ_Ｍ～Ｌ_０を備える。レベルシフタＬ_Ｍ～Ｌ_０は、動作指示信号Ｂ［Ｍ：０］のビット毎に並列に設けられている。

レベルシフタＬ_Ｍ～Ｌ_０は、例えば、図４に示すように、複数のトランジスタを組み合わせて構成されるが、図５に示すように、素子のばらつきで回路毎の遅延時間に差（以下、回路遅延時間差と称す）が生じやすい。Ａ／Ｄ変換器１は、ＣＤＡＣ２に入力信号変換回路２１を設け、動作指示信号Ｂ［Ｍ：０］をハミング距離＝１で進行させることで、レベルシフタＬ_Ｍ～Ｌ_０の回路遅延時間差によって生じる問題を解消している。

以下、レベルシフタＬ_Ｍ～Ｌ_０の回路遅延時間差によって生じる問題について説明する。
まず、ＣＤＡＣ２に入力信号変換回路２１を設けることなく、制御回路４から出力されるサンプルスイッチ制御信号ＳＡＮＰＬＥ及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］によってＣＤＡＣ２を直接制御するケースについて考察する。このケースでは、メインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］は、レベルシフタＬ_Ｎ－１～Ｌ_０を介してＣＤＡＣ２に入力される。

仮に、ＳＷ［１１］＝１、ＳＷ［１０］＝０がＳＷ［１１］＝０、ＳＷ［１０］＝１に遷移する場合、ＣＤＡＣ２で生成される比較対象電位は、図６に示すように変化する。図６（ａ）は、ＳＷ［１１］、ＳＷ［１０］の遷移が同時である場合を示す。図６（ｂ）は、ＳＷ［１１］、ＳＷ［１０］の遷移がレベルシフタＬ_１１、Ｌ_１０の回路遅延時間差によってずれた場合を示す。

図６（ｂ）に示すように、ＳＷ［１０］の遷移がＳＷ［１１］の遷移よりも早くＣＤＡＣ２に入力されてしまった場合、ＳＷ［１０］が０から１に遷移時にＳＷ［１１］はまだ１の状態である。これにより、メインスイッチＹ_１１、Ｙ_１０のいずれもが一時的に基準電位Ｖ_Ｈｉｇｈに接続された状態となり、比較対象電位が上昇する。その後、ＳＷ［１１］が０に遷移するため、比較対象電位は、ＳＷ［１１］＝０、ＳＷ［１０］＝１の電位まで下降するが、電位の指導距離が長くなり、ＣＤＡＣ２の出力が遅れてしまう。

レベルシフタＬ_Ｎ－１～Ｌ_０の後段にフリップ・フロップを設置して、タイミング信号を用いてメインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］の遷移を同期化することも考えられる。しかし、レベルシフタＬ_Ｎ－１～Ｌ_０の回路遅延時間差は、図６（ｃ）に示すように、一定でない。従って、タイミング信号は、素子ばらつきによって生じうる信号遅延時間のばらつきを全て網羅したセットアップ時間、ホールド時間を考慮した大きな時間マージンを持つ必要がある。そして、タイミング信号自体も、レベルシフタを経由することを考慮する必要があり、Ａ／Ｄ変換の高速化において大きな障害となる。

ＣＤＡＣ２に入力信号変換回路２１を設けることで、メインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］を同期できるため、上記の問題は解決できる。しかし、動作指示信号Ｂ［Ｍ：０］をハミング距離＝２以上で進行するコード（例えば、２進数）を用いた場合、レベルシフタＬ_Ｍ～Ｌ_０の回路遅延時間差は、新たな問題を起こす。

動作指示信号Ｂ［４：０］＝「００１１１」が「０１０００」に遷移するハミング距離が４で進行するケースを考察する。この場合、入力信号変換回路２１は、動作指示信号Ｂ［４：０］＝「０１０００」に対応する工程を実行する。

しかし、レベルシフタＬ_Ｎ－１～Ｌ_０の回路遅延時間差によって、入力信号変換回路２１は、「０１０００」の前後で「０１１１１」、「０１０１１」、「０１０１０」を認識してしまう可能性がある。この場合、ＤＡＣ２は、意図しない動作を実行することになる。このように、動作指示信号Ｂ［Ｍ：０］をハミング距離＝２以上で進行するコードとした場合、入力信号変換回路２１は、意図しないコードを誤認してしまう可能性がある。

本実施の形態のように、動作指示信号Ｂ［Ｍ：０］をハミング距離＝１で進行させる場合、動作指示信号Ｂ［Ｍ：０］は、１ビットの信号のみが切り替わる。従って、レベルシフタＬ_Ｎ－１～Ｌ_０の回路遅延時間差があっても、入力信号変換回路２１は、動作指示信号Ｂ［Ｍ：０］を誤認することはない。

以上説明したように、本実施の形態は、アナログ入力電位Ｖｉｎをサンプリングするサンプリング動作と、サンプリングしたアナログ入力電位Ｖｉｎに基づいてビット毎の比較対象電位Ｖ_{（Ｎ－１）}～Ｖ₀を逐次的に生成する対象電圧生成動作と、を実行するＣＤＡＣ（容量ＤＡＣ）２と、比較対象電位Ｖ_{（Ｎ－１）}～Ｖ₀と比較電位Ｖ_ｒｅｆとを比較する比較器３と、ＣＤＡＣ２および比較器３の動作の工程を複数のビット列からなる動作指示信号Ｂ［Ｍ：０］として出力し、ＣＤＡＣ２および比較器３の動作を制御する制御回路４、を備える逐次比較型のＡ／Ｄ変換器１であって、ＣＤＡＣ２と比較器３とは、アナログ入力電位Ｖｉｎの入力電位範囲を振幅とする第１信号振幅で動作する回路であり、制御回路４は、第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路であり、第１信号振幅で動作する回路と第２信号振幅で動作する回路との信号接続は、信号振幅を変換するレベルシフト回路５を介して行われ、動作指示信号Ｂ［Ｍ：０］の遷移は、ハミング距離が１であるように遷移する。
この構成により、制御回路４を構成する素子は、ＣＤＡＣ２及び比較器３を構成する素子よりも耐圧が低い低耐圧素子で構成できるため、アナログ入力範囲（ダイナミックレンジ）を大きくとっても、近年進んでいる微細化の恩恵を享受でき、レイアウト面積を小さくできる。また、ハミング距離が１で動作指示信号Ｂ［Ｍ：０］が進行するため、入力信号変換回路２１は、レベルシフト回路５の回路遅延時間差に起因する動作指示信号Ｂ［Ｍ：０］の誤認識を防止できるため、Ａ／Ｄ変換を高速化できる。

さらに、本実施の形態において、動作指示信号Ｂ［Ｍ：０］の遷移は、グレイコードである。
この構成により、動作指示信号Ｂ［Ｍ：０］をハミング距離が１で進行させることができる。

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。例えば、本願ではビット毎の比較対象電位を逐次的に生成する対象電圧生成回路を容量ＤＡＣ回路としたが、対象電圧生成回路は、抵抗を使った抵抗ＤＡＣ回路としても本願が示す同じ課題に対して同じ解決を図ることができることは、明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。

１ Ａ／Ｄ変換器
２ ＣＤＡＣ（容量ＤＡＣ）
３ 比較器
４ 制御回路
５ レベルシフト回路
２１ 入力信号変換回路
Ｃ、Ｃ_Ａ、Ｃ_０～Ｃ_{（ｎ－１）} 容量素子
Ｌ_Ｑ、Ｌ_M～Ｌ_０ レベルシフタ
Ｘ_Ｂ、Ｘ（Ｎ－１）～Ｘ_０ サンプルスイッチ
Ｙ_{（Ｎ－１）}～Ｙ_０ メインスイッチ

Claims (3)

1. アナログ入力電位をサンプリングするサンプリング動作と、サンプリングした前記アナログ入力電位に基づいてビット毎の比較対象電位を逐次的に生成する対象電圧生成動作と、を実行する容量ＤＡＣと、前記比較対象電位と比較電位とを比較する比較器と、前記容量ＤＡＣおよび前記比較器の動作の工程を複数のビット列からなる動作指示信号として出力し、前記容量ＤＡＣおよび前記比較器の動作を制御する制御回路と、を備える逐次比較型のＡ／Ｄ変換器であって、
   前記容量ＤＡＣと前記比較器とは、前記アナログ入力電位の入力電位範囲を振幅とする第１信号振幅で動作する回路であり、
   前記制御回路は、前記第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路であり、
   前記第１信号振幅で動作する回路と前記第２信号振幅で動作する回路との信号接続は、信号振幅を変換するレベルシフト回路を介して行われ、
   前記動作指示信号の遷移は、ハミング距離が１であるように遷移することを特徴とするＡ／Ｄ変換器。
2. 前記動作指示信号の遷移は、グレイコードであることを特徴とする請求項１に記載のＡ／Ｄ変換器。
3. 請求項１又は２に記載のＡ／Ｄ変換器が基板上に集積化されていることを特徴とする半導体装置。