WO2024127630A1 - Ａ／ｄ変換器、半導体装置 - Google Patents

Ａ／ｄ変換器、半導体装置 Download PDF

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WO2024127630A1
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秀樹 林
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サンケン電気株式会社
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Definitions

  • the present invention relates to a successive approximation type A/D converter that uses a CDAC (capacitive DAC).
  • CDAC capactive DAC
  • a successive approximation type A/D converter has a CDAC consisting of 2 n +1 capacitive elements for n-bit resolution, one comparator, and a CDAC control circuit, and uses a binary search method to determine a digital value through n comparison operations (see, for example, Patent Document 1).
  • the A/D converter When the analog input range (dynamic range) is large, the A/D converter must be constructed with high-voltage elements that can withstand the voltage of the signal amplitude in the analog input range. When constructed with high-voltage elements, the A/D converter has the disadvantage of requiring a large layout area. For example, when the high-voltage element is a MOSFET (transistor), the gate interlayer film must be thicker and the gate width must be larger than when a low-voltage element is sufficient. Therefore, to obtain the same performance as a low-voltage element (for example, the source-drain current when a MOSFET is ON), a high-voltage element requires a larger layout area than a low-voltage element. In addition, the use of high-voltage elements increases the parasitic capacitance and resistance of the circuit, and the A/D converter cannot operate at high speed, resulting in a slow conversion speed relative to the power consumption.
  • MOSFET transistor
  • an A/D converter When an A/D converter is constructed using only low-voltage elements, for example, low-voltage elements with the minimum dimensions of the process used, the layout area can be made small. In recent years, MOSFETs have become increasingly miniaturized, and A/D converters can also benefit from this miniaturization. In addition, the use of low-voltage elements reduces the parasitic capacitance and resistance of the circuit, allowing the A/D converter to have a high conversion speed relative to the power consumption. However, the analog input range cannot be used beyond the voltage resistance of the low-voltage elements, resulting in an A/D converter with a small analog input range (dynamic range).
  • the present invention was made in consideration of these problems, and its purpose is to provide an A/D converter that has a small layout area and is fast, even if the analog input range (dynamic range) is large.
  • An A/D converter according to the present invention is a successive approximation type A/D converter including a capacitive DAC that performs a sampling operation of sampling an analog input potential and a target voltage generating operation of sequentially generating a comparison target potential for each bit based on the sampled analog input potential, a comparator that compares the comparison target potential with a comparison potential, and a control circuit that outputs operation steps of the capacitive DAC and the comparator as an operation instruction signal consisting of a plurality of bit strings and controls operation of the capacitive DAC and the comparator, wherein the capacitive DAC and the comparator are circuits that operate with a first signal amplitude having an amplitude equal to an input potential range of the analog input potential, the control circuit is a circuit that operates with a second signal amplitude having an amplitude smaller than the first signal amplitude, a signal connection between the circuit that operates with the first signal amplitude
  • the elements constituting the control circuit can be constructed from low-voltage elements with a lower voltage resistance than the elements constituting the capacitive DAC and comparator, so that even if the analog input range (dynamic range) is large, the benefits of recent advances in miniaturization can be enjoyed and the layout area can be reduced. Furthermore, because the control signal output from the control circuit and controlling the capacitive DAC and comparator progresses with a Hamming distance of 1, high speed operation can be achieved without malfunction even when there is a large variation in the elements constituting the control circuit and in the elements constituting the capacitive DAC and comparator. Overall, a high-speed A/D converter with a large analog input range (dynamic range) and a small layout area can be achieved.
  • FIG. 1 is a block diagram showing a configuration of an embodiment of an A/D converter according to the present invention
  • 2 is a flowchart showing the operation of the CDAC shown in FIG. 1 .
  • 2 is a diagram showing an operation instruction signal output from the control circuit shown in FIG. 1;
  • 2 is a diagram showing a configuration of a level shifter shown in FIG. 1;
  • FIG. 4 is a diagram showing the characteristics of the level shifter shown in FIG. 2 is a diagram for explaining a problem caused by a circuit delay time difference of the level shifter shown in FIG. 1;
  • the A/D converter 1 of this embodiment is a successive approximation type A/D converter including a CDAC (capacitive DAC) 2, a comparator 3, a control circuit 4, and a level shift circuit 5.
  • the A/D converter 1 is configured as a semiconductor device built into a digital switching power supply IC (semiconductor integrated circuit) or the like.
  • the CDAC2 includes a capacitance element C A and a plurality of capacitance elements C 0 to C (N-1) whose capacitance values are weighted by a binary ratio (ratio of powers of 2).
  • One end of each of the capacitance elements C A and C 0 to C (N-1) is connected to the non-inverting input terminal of the comparator 3.
  • the capacitance elements C A and C 0 are set to the same capacitance value.
  • the capacitance values of the capacitance elements C A and C 0 are C
  • the capacitance values of the capacitance elements C 0 to C (N-1) are set to 2C to 2 (N-1) C, respectively.
  • the CDAC 2 includes a plurality of sample switches XB , X0 to X (N-1) .
  • the sample switch XB connects a comparison potential Vref to the non-inverting input terminal of the comparator 3.
  • the sample switches X0 to X (N-1) are provided corresponding to the capacitance elements C0 to C (N-1) , respectively, and connect the other ends of the capacitance elements C0 to C (N-1) to an analog input potential Vin.
  • the CDAC 2 includes main switches Y 0 to Y (N-1) .
  • the main switches Y 0 to Y (N-1) are provided corresponding to the capacitance elements C 0 to C (N-1) , respectively, and connect the other ends of the capacitance elements C 0 to C (N-1) to a reference potential V High or a reference potential V Low .
  • the reference potential V High is set to a potential higher than the reference potential V Low .
  • the CDAC 2 includes an input signal conversion circuit 21.
  • the input signal conversion circuit 21 converts the operation instruction signal B[M:0] input from the control circuit 4 into an input signal for the CDAC 2, which is composed of a sample switch control signal SANPLE and main switch control signals SW[( N-1)] to SW[0].
  • the input signal conversion circuit 21 performs a sampling operation for sampling the analog input potential Vin by collectively controlling the sample switches X B , X 0 to X (N-1) by the sample switch control signal SANPLE.
  • the input signal conversion circuit 21 also performs a target voltage generation operation for sequentially generating comparison target potentials V (N - 1 ) to V 0 for each bit based on the sampled analog input potential Vin by individually controlling the main switches Y 0 to Y (N-1) by the main switch control signals SW[(N-1)] to SW [0] .
  • the sampling operation and the comparison potential generating operation by the CDAC 2 will be described with reference to FIG. (Sampling operation)
  • the input signal conversion circuit 21 goes into a standby state, turning off all of the sample switches X B , X 0 to X (N-1) and the main switches Y 0 to Y (N-1) (step A1).
  • the input signal conversion circuit 21 goes into a standby state, transitions all of the sample switches X, that is, sample switches X B , X 0 to X (N-1) to an ON state, and captures the analog input potential Vin into the capacitance elements C A , C 0 to C (N-1) (step A2).
  • the input signal conversion circuit 21 transitions all of the sample switches X, i.e., the sample switches XB , X0 to X (N-1) to the OFF state (step A3), so that the capacitance elements C , C0 to C (N-1) are in a state in which a charge corresponding to (analog input potential Vin-comparison potential Vref ) is accumulated.
  • the above steps A1 to A3 constitute the sampling operation.
  • the number of steps in the sampling operation is "3.”
  • the input signal conversion circuit 21 sets the main switch control signal SW[(N-1)] to 1 to connect the main switch Y (N-1) to the reference potential VHigh , and sets the main switch control signals SW[(N-2)] to SW[0] to 0 to connect the main switches Y (N-2) to Y0 to the reference potential VLow (step B1).
  • the capacitive element C (N-1) is connected to the reference potential VHigh
  • the capacitive elements C0 to C (N-2) are connected to the reference potential VLow
  • a comparison potential V (N-1) for determining the digitally converted value D[(N- 1)] of the most significant bit (Nth bit) is generated.
  • the input signal conversion circuit 21 fixes the main switch control signal SW[( N-1)] based on the comparison result Q between the comparison potential V(N-1) and the comparison potential Vref (step B2).
  • the digital conversion value D[(N-1)] and the main switch control signal SW[(N-1)] are determined to be 1. After that, the main switch control signal SW[(N-1)] is fixed to 1, and the capacitance element C (N-1) is connected to the reference potential VHigh .
  • the comparison potential V (N-1) is higher than the comparison potential Vref and the comparison result Q is 1, the digital conversion value D[(N-1)] and the main switch control signal SW[(N-1)] are determined to be 0. After that, the main switch control signal SW[(N-1)] is fixed to 0, and the capacitance element C (N-1) is connected to the reference potential VLow .
  • steps similar to steps B1 to B2 are executed, starting from the most significant bit, to generate comparison potentials V (N-2) to V2 for the (N-1)th bit to the 2nd bit, respectively, and determine digital conversion values D[(N-2)] to D[2] and main switch control signals SW[(N-2)] to SW[2] (steps B3) to (step B(2N-2)).
  • the input signal conversion circuit 21 sets the main switch control signal SW[0] to 1 to connect the main switch Y0 to the reference potential VHigh (step B(2N-1)).
  • the capacitive element C0 is connected to the reference potential VHigh , and a comparison potential V0 is generated to determine the digitally converted value D[0] of the least significant bit (first bit).
  • the input signal conversion circuit 21 fixes the main switch control signal SW[0] based on the comparison result Q between the comparison potential V0 and the comparison potential Vref (step B2N).
  • the digital conversion value D[0] and the main switch control signal SW[0] are determined to be 1. After that, the main switch control signal SW[0] is fixed to 1, and the capacitive element C0 is connected to the reference potential VHigh .
  • the digital conversion value D[0] and the main switch control signal SW[0] are determined to be 0. After that, the main switch control signal SW[0] is fixed to 0, and the capacitive element C0 is connected to the reference potential VLow .
  • steps B1 to B2N are the comparison potential generation operation.
  • the number of steps in the comparison potential generation operation is "2N".
  • the comparator 3 compares the output voltage from the capacitive DAC 2 input to the non-inverting input terminal with the comparison potential Vref input to the inverting input terminal, and outputs a comparison result Q.
  • the control circuit 4 outputs the operation steps of the CDAC 2 and the comparator 3 as an operation instruction signal B[M:0] consisting of a plurality of bit strings, and controls the operation of the CDAC 2 and the comparator 3.
  • the control circuit 4 advances the operation instruction signal B[M:0] using a "Gray code” with a Hamming distance of 1.
  • the operation instruction signal B[M:0] advances from the first "00000” to the 27th "00111” with a Hamming distance of 1.
  • Figure 3 shows an example in which the "Gray code” advances in ascending order from "00000", but it may also advance in descending order, or it may advance in ascending or descending order from somewhere along the way.
  • the operation instruction signal B[M:0] only needs to advance with a Hamming distance of 1, and a code other than the "Gray code" may also be used.
  • CDAC2 and comparator 3 are configured as a circuit with a large first signal amplitude (e.g., 5 V) using elements with a large power supply voltage VCC in order to increase the dynamic range of the analog input potential Vin to be converted.
  • CDAC2 and comparator 3 are circuits that operate with a first signal amplitude whose amplitude is the input potential range of the analog input potential Vin.
  • the control circuit 4 is configured as a circuit with a second signal amplitude (e.g., 1 V) whose signal amplitude is smaller than the first signal amplitude in order to reduce the layout in size, using elements with a small power supply voltage VDD.
  • the control circuit 4 is a circuit that operates with a second signal amplitude whose amplitude is smaller than the first signal amplitude.
  • the level shift circuit 5 converts the signal amplitude for signal connection between the CDAC 2 and the comparator 3 and the control circuit 4.
  • the level shift circuit 5 includes a level shifter LQ that converts the signal amplitude of the comparison result Q of the comparator 3 from a first voltage to a second voltage.
  • the level shift circuit 5 includes level shifters L M to L 0 that convert the signal amplitude of the operation instruction signal B[M:0] from a second voltage to a first voltage.
  • the level shifters L M to L 0 are provided in parallel for each bit of the operation instruction signal B[M:0].
  • the level shifters L M to L 0 are configured by combining a plurality of transistors as shown in Fig. 4, but differences in delay time between circuits (hereinafter referred to as circuit delay time differences) tend to occur due to element variations as shown in Fig. 5.
  • the A/D converter 1 provides an input signal conversion circuit 21 in the CDAC 2 and causes the operation instruction signal B[M:0] to proceed with a Hamming distance of 1, thereby resolving problems caused by the circuit delay time differences of the level shifters L M to L 0 .
  • Fig. 6(a) shows a case where SW[11] and SW[10] transition simultaneously.
  • Fig. 6(b) shows a case where SW[11] and SW[10] transition is shifted due to the circuit delay time difference of level shifters L11 and L10 .
  • the timing signal needs to have a large time margin considering the setup time and hold time that cover all the variations in signal delay time that can occur due to element variations.
  • the timing signal itself passes through a level shifter, which is a major obstacle to speeding up A/D conversion.
  • the main switch control signals SW[(N-1)] to SW[0] can be synchronized, and the above problem can be solved.
  • the operation instruction signal B[M:0] uses a code (for example, a binary number) that progresses with a Hamming distance of 2 or more, the circuit delay time difference of the level shifters L M to L 0 causes a new problem.
  • the input signal conversion circuit 21 may mistakenly recognize "01111”, “01011”, and “01010” before and after "01000". In this case, the DAC 2 will execute an unintended operation. In this way, if the operation instruction signal B[M:0] is a code that progresses with a Hamming distance of 2 or more, the input signal conversion circuit 21 may mistakenly recognize an unintended code.
  • this embodiment includes a CDAC (capacitive DAC) 2 that performs a sampling operation for sampling an analog input potential Vin and a target voltage generating operation for sequentially generating comparison target potentials V (N-1) to V 0 for each bit based on the sampled analog input potential Vin, and a comparison circuit that converts the comparison target potentials V (N-1) to V 0 and the comparison potential V a control circuit 4 that outputs the operation steps of the CDAC 2 and the comparator 3 as an operation instruction signal B[M:0] consisting of a plurality of bit strings, and controls the operation of the CDAC 2 and the comparator 3, wherein the CDAC 2 and the comparator 3 are circuits that operate with a first signal amplitude having an amplitude equal to the input potential range of an analog input potential Vin, the control circuit 4 is a circuit that operates with a second signal amplitude having an amplitude smaller than the first signal amplitude, a signal connection between the circuit that operates with the first signal amplitude and the circuit that operates with the second
  • the elements constituting the control circuit 4 can be composed of low-voltage elements having a lower withstand voltage than the elements constituting the CDAC 2 and the comparator 3, so that even if the analog input range (dynamic range) is large, the benefits of recent advances in miniaturization can be enjoyed and the layout area can be reduced.
  • the input signal conversion circuit 21 can prevent erroneous recognition of the operation instruction signal B[M:0] caused by the circuit delay time difference of the level shift circuit 5, thereby speeding up A/D conversion.
  • the transition of the operation instruction signal B[M:0] is in Gray code. This configuration allows the operation instruction signal B[M:0] to proceed with a Hamming distance of 1.
  • the present invention is not limited to the above-described embodiments, and that each embodiment may be modified as appropriate within the scope of the technical concept of the present invention.
  • the target voltage generation circuit that sequentially generates a comparison target potential for each bit is a capacitive DAC circuit, but it is clear that the same problem presented in this application can be solved in the same way even if the target voltage generation circuit is a resistive DAC circuit using resistors.
  • the number, position, shape, etc. of the above-described components are not limited to the above-described embodiments, and the number, position, shape, etc. can be suitable for implementing the present invention. The same components are denoted by the same symbols in each figure.
  • Level shift circuit 21 Input signal conversion circuit C, C A , C 0 to C (n-1) Capacitor elements L Q , L M to L 0 Level shifters X B , X (N-1) to X 0 Sample switches Y (N-1) to Y 0 Main switch

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  • Analogue/Digital Conversion (AREA)

Abstract

アナログ入力範囲（ダイナミックレンジ）を大きくとっても、レイアウト面積が小さく高速なＡ／Ｄ変換器を提供する。　ＣＤＡＣ２と比較器３とは、アナログ入力電位Ｖｉｎの入力電位範囲を振幅とする第１信号振幅で動作する回路であり、制御回路４は、第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路であり、第１信号振幅で動作する回路と第２信号振幅で動作する回路との信号接続は、信号振幅を変換するレベルシフト回路５を介して行われ、動作指示信号Ｂ［Ｍ：０］の遷移は、ハミング距離が１であるように遷移する。

Description

Ａ／Ｄ変換器、半導体装置
　本発明は、ＣＤＡＣ（容量ＤＡＣ）を使用した逐次比較型のＡ／Ｄ変換器に関するものである。
　逐次比較型のＡ／Ｄ変換器は、分解能ｎビットに対して２ｎ＋１個の容量素子からなるＣＤＡＣと、１つの比較器と、ＣＤＡＣの制御回路とを備え、二分探索法を用いてｎ回の比較動作でデジタル値を求める（例えば、特許文献１参照）。
特開２００２－３７４１６９号公報
　Ａ／Ｄ変換器は、アナログ入力範囲（ダイナミックレンジ）を大きくとる場合、アナログ入力範囲の信号振幅の電圧に耐えられる高耐圧素子で構成する必要がある。高耐圧素子で構成した場合、Ａ／Ｄ変換器は、レイアウト面積が大きくなる欠点がある。例えば、高耐圧素子がＭＯＳＦＥＴ（トランジスタ）の場合、低耐圧で良い場合と比較してゲートの層間膜を厚く、ゲート幅を大きくする必要がある。そのため、高耐圧素子は、低耐圧素子と同等の性能（例えば、ＭＯＳＦＥＴにおけるＯＮ時のソース－ドレイン電流）を得るためには、低耐圧素子よりも大きなレイアウト面積が必要になる。また、高耐圧素子を用いるために回路の寄生容量・抵抗が増加し、Ａ／Ｄ変換器は、高速で動作させることができず、消費電力に対して変換速度が遅くなってしまう。
　Ａ／Ｄ変換器は、低耐圧素子、例えば使用するプロセスの最小寸法の低耐圧素子だけを使用して構成した場合、レイアウト面積を小さくすることができる。近年、ＭＯＳＦＥＴは、微細化が進んでいるため、この微細化の恩恵をＡ／Ｄ変換器も享受することができる。また、低耐圧素子を使用することによって回路の寄生容量・抵抗が小さくなるため、Ａ／Ｄ変換器は、消費電力に対して高速な変換速度となる。しかし、アナログ入力範囲は、低耐圧素子の耐圧を超えて使用することができないため、アナログ入力範囲（ダイナミックレンジ）の小さいＡ／Ｄ変換器になってしまう。
　本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、アナログ入力範囲（ダイナミックレンジ）を大きくとっても、レイアウト面積が小さく高速なＡ／Ｄ変換器を提供する点にある。
　本発明に係るＡ／Ｄ変換器は、上記の目的を達成するため、次のように構成される。
　本発明に係るＡ／Ｄ変換器は、アナログ入力電位をサンプリングするサンプリング動作と、サンプリングした前記アナログ入力電位に基づいてビット毎の比較対象電位を逐次的に生成する対象電圧生成動作と、を実行する容量ＤＡＣと、前記比較対象電位と比較電位とを比較する比較器と、前記容量ＤＡＣおよび前記比較器の動作の工程を複数のビット列からなる動作指示信号として出力し、前記容量ＤＡＣおよび前記比較器の動作を制御する制御回路と、を備える逐次比較型のＡ／Ｄ変換器であって、前記容量ＤＡＣと前記比較器とは、前記アナログ入力電位の入力電位範囲を振幅とする第１信号振幅で動作する回路であり、前記制御回路は、前記第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路であり、前記第１信号振幅で動作する回路と前記第２信号振幅で動作する回路との信号接続は、信号振幅を変換するレベルシフト回路を介して行われ、前記動作指示信号の遷移は、ハミング距離が１であるように遷移することを特徴とする。
　本発明のＡ／Ｄ変換器は、制御回路を構成する素子は、容量ＤＡＣ及び比較器を構成する素子よりも耐圧が低い低耐圧素子で構成できるため、アナログ入力範囲（ダイナミックレンジ）を大きくとっても、近年進んでいる微細化の恩恵を享受でき、レイアウト面積を小さくできる。また、制御回路から出力され、容量ＤＡＣ及び比較器を制御する制御信号は、ハミング距離が１で進行するため、制御回路を構成する素子、および、容量ＤＡＣ及び比較器を構成する各素子のばらつきが大きい場合においても、誤動作なく高速化することができる。総じて、アナログ入力範囲（ダイナミックレンジ）が大きく、レイアウト面積が小さく、高速なＡ／Ｄ変換器とすることができる。
本発明に係るＡ／Ｄ変換器の実施の形態の構成を示すブロック図である。 図１に示すＣＤＡＣの動作を示すフローチャートである。 図１に示す制御回路から出力される動作指示信号を示す図である。 図１に示すレベルシフタの構成を示す図である。 図３に示すレベルシフタの特性を示す図である。 図１に示すレベルシフタの回路遅延時間差に起因する問題点を説明する図である。
　以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。
　本実施の形態のＡ／Ｄ変換器１は、図１を参照すると、ＣＤＡＣ（容量ＤＡＣ）２と、比較器３と、制御回路４と、レベルシフト回路５と、を備えた逐次比較型のＡ／Ｄ変換器である。Ａ／Ｄ変換器１は、デジタルスイッチング電源ＩＣ（半導体集積回路）等に内蔵された半導体装置として構成される。Ａ／Ｄ変換器１は、アナログ入力電位Ｖｉｎに基づいて生成した比較対象電位と比較電位Ｖｒｅｆとの比較動作を、最上位ビットから逐次的に繰り返して、アナログ入力電位ＶｉｎをＮビット(例えば、Ｎ＝１２)のデジタル変換値Ｄ［（Ｎ－１）：０］に変換する。
　ＣＤＡＣ２は、容量素子ＣＡと、バイナリー比率（２のべき乗の比率）で容量値が重み付けされた複数の容量素子Ｃ０～Ｃ（Ｎ－１）を備える。容量素子ＣＡ、Ｃ０～Ｃ（Ｎ－１）は、一端が比較器３の非反転入力端子に接続されている。容量素子ＣＡとＣ０とは、同じ容量値に設定される。容量素子ＣＡ、Ｃ０の容量値をＣとした場合、容量素子Ｃ０～Ｃ（Ｎ－１）の容量値は、それぞれ２Ｃ～２（Ｎ―１）Ｃに設定される。
　ＣＤＡＣ２は、複数のサンプルスイッチＸＢ、Ｘ０～Ｘ（Ｎ－１）を備える。サンプルスイッチＸＢは、比較器３の非反転入力端子に比較電位Ｖｒｅｆを接続する。サンプルスイッチＸ０～Ｘ（Ｎ－１）は、容量素子Ｃ０～Ｃ（Ｎ－１）に対応してそれぞれ設けられ、容量素子Ｃ０～Ｃ（Ｎ－１）の他端にアナログ入力電位Ｖｉｎを接続する。
　ＣＤＡＣ２は、メインスイッチＹ０～Ｙ（Ｎ－１）を備える。メインスイッチＹ０～Ｙ（Ｎ－１）は、容量素子Ｃ０～Ｃ（Ｎ－１）に対応してそれぞれ設けられ、容量素子Ｃ０～Ｃ（Ｎ－１）の他端に基準電位ＶＨｉｇｈ又は基準電位ＶＬｏｗを接続する。基準電位ＶＨｉｇｈは、基準電位ＶＬｏｗよりも高い電位に設定されている。
　ＣＤＡＣ２は、入力信号変換回路２１を備える。入力信号変換回路２１は、制御回路４から入力される動作指示信号Ｂ［Ｍ：０］を、サンプルスイッチ制御信号ＳＡＮＰＬＥ及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］からなるＣＤＡＣ２の入力信号に変換する。入力信号変換回路２１は、サンプルスイッチ制御信号ＳＡＮＰＬＥによってサンプルスイッチＸＢ、Ｘ０～Ｘ（Ｎ－１）を一括して制御することで、アナログ入力電位Ｖｉｎをサンプリングするサンプリング動作を実行する。また、入力信号変換回路２１は、メインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］によって、メインスイッチＹ０～Ｙ（Ｎ－１）をそれぞれ個別に制御することで、サンプリングしたアナログ入力電位Ｖｉｎに基づいてビット毎の比較対象電位Ｖ（Ｎ－１）～Ｖ0を逐次的に生成する対象電圧生成動作を実行する。
　ＣＤＡＣ２によるサンプリング動作及び比較対象電位生成動作について図２を参照して説明する。
（サンプリング動作）
　入力信号変換回路２１は、待機状態として、サンプルスイッチＸＢ、Ｘ０～Ｘ（Ｎ－１）及びメインスイッチＹ０～Ｙ（Ｎ－１）の全てをオフ状態とする（ステップＡ１）。
　入力信号変換回路２１は、待機状態として、サンプルスイッチＸの全て、すなわちサンプルスイッチＸＢ、Ｘ０～Ｘ（Ｎ－１）をオン状態に遷移させ、アナログ入力電位Ｖｉｎを容量素子ＣＡ、Ｃ０～Ｃ（Ｎ－１）に取り込む（ステップＡ２）。
　入力信号変換回路２１は、サンプルスイッチＸの全て、すなわちサンプルスイッチＸＢ、Ｘ０～Ｘ（Ｎ－１）をオフ状態に遷移させる（ステップＡ３）。これにより、容量素子ＣＡ、Ｃ０～Ｃ（Ｎ－１）は、（アナログ入力電位Ｖｉｎ－比較電位Ｖｒｅｆ）に対応した電荷が蓄積されている状態となる。
　以上のステップＡ１～ステップＡ３がサンプリング動作である。サンプリング動作の工程数は、「３」である。
（比較対象電位生成動作）
　入力信号変換回路２１は、メインスイッチ制御信号ＳＷ［（Ｎ－１）］を１にしてメインスイッチＹ（Ｎ－１）を基準電位ＶＨｉｇｈに接続させると共に、メインスイッチ制御信号ＳＷ［（Ｎ－２）］～ＳＷ［０］を０にしてメインスイッチＹ（Ｎ－２）～Ｙ０を基準電位ＶＬｏｗに接続する（ステップＢ１）。これにより、容量素子Ｃ（Ｎ－１）は基準電位ＶＨｉｇｈに、容量素子Ｃ０～Ｃ（Ｎ－２）は基準電位ＶＬｏｗにそれぞれ接続され、最上位ビット（Ｎビット目）のデジタル変換値Ｄ［（Ｎ－１）］を決定するための比較対象電位Ｖ（Ｎ－１）が生成される。
　入力信号変換回路２１は、比較対象電位Ｖ（Ｎ－１）と比較電位Ｖｒｅｆとの比較結果Ｑによってメインスイッチ制御信号ＳＷ［（Ｎ－１）］を固定する（ステップＢ２）。
　比較対象電位Ｖ（Ｎ－１）が比較電位Ｖｒｅｆよりも低く比較結果Ｑが０の場合、デジタル変換値Ｄ［（Ｎ－１）］及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］は、１に決定される。以降、メインスイッチ制御信号ＳＷ［（Ｎ－１）］は、１に固定され、容量素子Ｃ（Ｎ－１）は基準電位ＶＨｉｇｈに接続された状態となる。
　比較対象電位Ｖ（Ｎ－１）が比較電位Ｖｒｅｆよりも高く比較結果Ｑが１の場合、デジタル変換値Ｄ［（Ｎ－１）］及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］は、０に決定される。以降、メインスイッチ制御信号ＳＷ［（Ｎ－１）］は、０に固定され、容量素子Ｃ（Ｎ－１）は基準電位ＶＬｏｗに接続された状態となる。
　以降、最上位ビットから繰り下げてステップＢ１～Ｂ２と同様の工程を実行し、（Ｎ―１）ビット～２ビット目の比較対象電位Ｖ（Ｎ－２）～Ｖ２をそれぞれ生成して、デジタル変換値Ｄ［（Ｎ－２）］～Ｄ［２］及びメインスイッチ制御信号ＳＷ［（Ｎ－２）］～ＳＷ［２］を決定する（ステップＢ３）～（ステップＢ（２Ｎ－２））。
　最下位ビット（１ビット目）において、入力信号変換回路２１は、メインスイッチ制御信号ＳＷ［０］を１にしてメインスイッチＹ０を基準電位ＶＨｉｇｈに接続させる（ステップＢ（２Ｎ－１））。これにより、容量素子Ｃ０は基準電位ＶＨｉｇｈに接続され、最下位ビット（１ビット目）のデジタル変換値Ｄ［０］を決定するための比較対象電位Ｖ０が生成される。
　入力信号変換回路２１は、比較対象電位Ｖ０と比較電位Ｖｒｅｆとの比較結果Ｑによってメインスイッチ制御信号ＳＷ［０］を固定する（ステップＢ２Ｎ）。
　比較対象電位Ｖ０が比較電位Ｖｒｅｆよりも低く比較結果Ｑが０の場合、デジタル変換値Ｄ［０］及びメインスイッチ制御信号ＳＷ［０］は、１に決定される。以降、メインスイッチ制御信号ＳＷ［０］は、１に固定され、容量素子Ｃ０は基準電位ＶＨｉｇｈに接続された状態となる。
　比較対象電位Ｖ０が比較電位Ｖｒｅｆよりも高く比較結果Ｑが１の場合、デジタル変換値Ｄ［０］及びメインスイッチ制御信号ＳＷ［０］は、０に決定される。以降、メインスイッチ制御信号ＳＷ［０］は、０に固定され、容量素子Ｃ０は基準電位ＶＬｏｗに接続された状態となる。
　以上のステップＢ１～ステップＢ２Ｎが比較対象電位生成動作である。比較対象電位生成動作の工程数は、「２Ｎ」である。
　比較器３は、非反転入力端子に入力される容量ＤＡＣ２からの出力電圧と、反転入力端子に入力される比較電位Ｖｒｅｆとを比較し、比較結果Ｑを出力する。比較対象電位Ｖ０が比較電位Ｖｒｅｆよりも低い場合、比較器３は、比較結果Ｑ＝０を出力する。比較対象電位Ｖ０が比較電位Ｖｒｅｆよりも高い場合、比較器３は、比較結果Ｑ＝１を出力する。
　制御回路４は、上位装置からスタート信号ＳＴＡＲＴが入力されると、動作指示信号Ｂ［Ｍ：０］をＣＤＡＣ２の入力信号変換回路２１に向けて出力し、サンプリング動作及び比較対象電位生成動作の実行工程を指示する。制御回路４は、最上位ビットから最下位ビットまで逐次的に繰り返される比較器３の比較結果Ｑに基づき、Ｎビット(例えば、Ｎ＝１２)のデジタル変換値Ｄ「（Ｎ－１）：０」を出力し、エンド信号ＥＮＤを上位装置に出力する。
　制御回路４は、ＣＤＡＣ２及び比較器３の動作の工程を複数のビット列からなる動作指示信号Ｂ［Ｍ：０］として出力し、ＣＤＡＣ２及び比較器３の動作を制御する。動作指示信号Ｂ［Ｍ：０］は、例えば、（Ｍ＋１）ビットのビットコードであり、サンプリング動作及び比較対象電位生成動作の工程数を一意に指示できるビット数のパラレル信号である。例えば、Ｎ＝１２で、サンプリング動作及び比較対象電位生成動作の工程数が２Ｎ＋３＝２７である場合、動作指示信号Ｂ［Ｍ：０］は、M＝４以上として５ビット以上のビットコードで構成される。
　制御回路４は、ハミング距離が１である「グレイコード」を用いて、動作指示信号Ｂ［Ｍ：０］を進行させる。図３は、Ｎ＝１２でM＝４の場合の動作指示信号Ｂ［Ｍ：０］の進行表である。この場合、ＣＤＡＣ２の工程数は、ステップＡ１～Ａ３＋Ｂ１～Ｂ２４の２７になる。動作指示信号Ｂ［Ｍ：０］は、１番目の「０００００」から２７番目の「００１１１」までハミング距離が１で進行する。図３には、「グレイコード」を「０００００」から昇順で進行させる例を示したが、降順で進行させても良く、途中から昇順や降順で進行させても良い。動作指示信号Ｂ［Ｍ：０］は、ハミング距離が１で進行すればよく、「グレイコード」以外のコードを用いてもよい。
　ＣＤＡＣ２及び比較器３は、変換する対象のアナログ入力電位Ｖｉｎのダイナミックレンジを大きくする目的で、電源電圧ＶＣＣの大きな素子を用いて信号の振幅が大きい第１信号振幅（例えば、５Ｖ）の回路で構成されている。ＣＤＡＣ２及び比較器３は、アナログ入力電位Ｖｉｎの入力電位範囲を振幅とする第１信号振幅で動作する回路である。制御回路４は、レイアウトを小さくする目的で、電源電圧ＶＤＤの小さな素子を用いて信号の振幅が第１信号振幅よりも小さい第２信号振幅（例えば、１Ｖ）の回路で構成されている。制御回路４は、第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路である。これにより、制御回路４を構成する素子は、ＣＤＡＣ２及び比較器３を構成する素子よりも耐圧が低い低耐圧素子で構成できる。
　レベルシフト回路５は、ＣＤＡＣ２及び比較器３と制御回路４との信号接続のために信号振幅を変換する。レベルシフト回路５は、比較器３の比較結果Ｑの信号振幅を第１電圧から第２電圧に変換するレベルシフタＬＱを備える。レベルシフト回路５は、動作指示信号Ｂ［Ｍ：０］の信号振幅を第２電圧から第１電圧に変換するレベルシフタＬＭ～Ｌ０を備える。レベルシフタＬＭ～Ｌ０は、動作指示信号Ｂ［Ｍ：０］のビット毎に並列に設けられている。
　レベルシフタＬＭ～Ｌ０は、例えば、図４に示すように、複数のトランジスタを組み合わせて構成されるが、図５に示すように、素子のばらつきで回路毎の遅延時間に差（以下、回路遅延時間差と称す）が生じやすい。Ａ／Ｄ変換器１は、ＣＤＡＣ２に入力信号変換回路２１を設け、動作指示信号Ｂ［Ｍ：０］をハミング距離＝１で進行させることで、レベルシフタＬＭ～Ｌ０の回路遅延時間差によって生じる問題を解消している。
　以下、レベルシフタＬＭ～Ｌ０の回路遅延時間差によって生じる問題について説明する。
　まず、ＣＤＡＣ２に入力信号変換回路２１を設けることなく、制御回路４から出力されるサンプルスイッチ制御信号ＳＡＮＰＬＥ及びメインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］によってＣＤＡＣ２を直接制御するケースについて考察する。このケースでは、メインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］は、レベルシフタＬＮ－１～Ｌ０を介してＣＤＡＣ２に入力される。
　仮に、ＳＷ［１１］＝１、ＳＷ［１０］＝０がＳＷ［１１］＝０、ＳＷ［１０］＝１に遷移する場合、ＣＤＡＣ２で生成される比較対象電位は、図６に示すように変化する。図６（ａ）は、ＳＷ［１１］、ＳＷ［１０］の遷移が同時である場合を示す。図６（ｂ）は、ＳＷ［１１］、ＳＷ［１０］の遷移がレベルシフタＬ１１、Ｌ１０の回路遅延時間差によってずれた場合を示す。
　図６（ｂ）に示すように、ＳＷ［１０］の遷移がＳＷ［１１］の遷移よりも早くＣＤＡＣ２に入力されてしまった場合、ＳＷ［１０］が０から１に遷移時にＳＷ［１１］はまだ１の状態である。これにより、メインスイッチＹ１１、Ｙ１０のいずれもが一時的に基準電位ＶＨｉｇｈに接続された状態となり、比較対象電位が上昇する。その後、ＳＷ［１１］が０に遷移するため、比較対象電位は、ＳＷ［１１］＝０、ＳＷ［１０］＝１の電位まで下降するが、電位の指導距離が長くなり、ＣＤＡＣ２の出力が遅れてしまう。
　レベルシフタＬＮ－１～Ｌ０の後段にフリップ・フロップを設置して、タイミング信号を用いてメインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］の遷移を同期化することも考えられる。しかし、レベルシフタＬＮ－１～Ｌ０の回路遅延時間差は、図６（ｃ）に示すように、一定でない。従って、タイミング信号は、素子ばらつきによって生じうる信号遅延時間のばらつきを全て網羅したセットアップ時間、ホールド時間を考慮した大きな時間マージンを持つ必要がある。そして、タイミング信号自体も、レベルシフタを経由することを考慮する必要があり、Ａ／Ｄ変換の高速化において大きな障害となる。
　ＣＤＡＣ２に入力信号変換回路２１を設けることで、メインスイッチ制御信号ＳＷ［（Ｎ－１）］～ＳＷ［０］を同期できるため、上記の問題は解決できる。しかし、動作指示信号Ｂ［Ｍ：０］をハミング距離＝２以上で進行するコード（例えば、２進数）を用いた場合、レベルシフタＬＭ～Ｌ０の回路遅延時間差は、新たな問題を起こす。
　動作指示信号Ｂ［４：０］＝「００１１１」が「０１０００」に遷移するハミング距離が４で進行するケースを考察する。この場合、入力信号変換回路２１は、動作指示信号Ｂ［４：０］＝「０１０００」に対応する工程を実行する。
　しかし、レベルシフタＬＮ－１～Ｌ０の回路遅延時間差によって、入力信号変換回路２１は、「０１０００」の前後で「０１１１１」、「０１０１１」、「０１０１０」を認識してしまう可能性がある。この場合、ＤＡＣ２は、意図しない動作を実行することになる。このように、動作指示信号Ｂ［Ｍ：０］をハミング距離＝２以上で進行するコードとした場合、入力信号変換回路２１は、意図しないコードを誤認してしまう可能性がある。
　本実施の形態のように、動作指示信号Ｂ［Ｍ：０］をハミング距離＝１で進行させる場合、動作指示信号Ｂ［Ｍ：０］は、１ビットの信号のみが切り替わる。従って、レベルシフタＬＮ－１～Ｌ０の回路遅延時間差があっても、入力信号変換回路２１は、動作指示信号Ｂ［Ｍ：０］を誤認することはない。
　以上説明したように、本実施の形態は、アナログ入力電位Ｖｉｎをサンプリングするサンプリング動作と、サンプリングしたアナログ入力電位Ｖｉｎに基づいてビット毎の比較対象電位Ｖ（Ｎ－１）～Ｖ0を逐次的に生成する対象電圧生成動作と、を実行するＣＤＡＣ（容量ＤＡＣ）２と、比較対象電位Ｖ（Ｎ－１）～Ｖ0と比較電位Ｖｒｅｆとを比較する比較器３と、ＣＤＡＣ２および比較器３の動作の工程を複数のビット列からなる動作指示信号Ｂ［Ｍ：０］として出力し、ＣＤＡＣ２および比較器３の動作を制御する制御回路４、を備える逐次比較型のＡ／Ｄ変換器１であって、ＣＤＡＣ２と比較器３とは、アナログ入力電位Ｖｉｎの入力電位範囲を振幅とする第１信号振幅で動作する回路であり、制御回路４は、第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路であり、第１信号振幅で動作する回路と第２信号振幅で動作する回路との信号接続は、信号振幅を変換するレベルシフト回路５を介して行われ、動作指示信号Ｂ［Ｍ：０］の遷移は、ハミング距離が１であるように遷移する。
　この構成により、制御回路４を構成する素子は、ＣＤＡＣ２及び比較器３を構成する素子よりも耐圧が低い低耐圧素子で構成できるため、アナログ入力範囲（ダイナミックレンジ）を大きくとっても、近年進んでいる微細化の恩恵を享受でき、レイアウト面積を小さくできる。また、ハミング距離が１で動作指示信号Ｂ［Ｍ：０］が進行するため、入力信号変換回路２１は、レベルシフト回路５の回路遅延時間差に起因する動作指示信号Ｂ［Ｍ：０］の誤認識を防止できるため、Ａ／Ｄ変換を高速化できる。
　さらに、本実施の形態において、動作指示信号Ｂ［Ｍ：０］の遷移は、グレイコードである。
　この構成により、動作指示信号Ｂ［Ｍ：０］をハミング距離が１で進行させることができる。
　なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。例えば、本願ではビット毎の比較対象電位を逐次的に生成する対象電圧生成回路を容量ＤＡＣ回路としたが、対象電圧生成回路は、抵抗を使った抵抗ＤＡＣ回路としても本願が示す同じ課題に対して同じ解決を図ることができることは、明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。
１　Ａ／Ｄ変換器
２　ＣＤＡＣ（容量ＤＡＣ）
３　比較器
４　制御回路
５　レベルシフト回路
２１　入力信号変換回路
Ｃ、ＣＡ、Ｃ０～Ｃ（ｎ－１）　容量素子
ＬＱ、ＬM～Ｌ０　レベルシフタ
ＸＢ、Ｘ（Ｎ－１）～Ｘ０　サンプルスイッチ
Ｙ（Ｎ－１）～Ｙ０　メインスイッチ

Claims (3)

  1. 　アナログ入力電位をサンプリングするサンプリング動作と、サンプリングした前記アナログ入力電位に基づいてビット毎の比較対象電位を逐次的に生成する対象電圧生成動作と、を実行する容量ＤＡＣと、前記比較対象電位と比較電位とを比較する比較器と、前記容量ＤＡＣおよび前記比較器の動作の工程を複数のビット列からなる動作指示信号として出力し、前記容量ＤＡＣおよび前記比較器の動作を制御する制御回路と、を備える逐次比較型のＡ／Ｄ変換器であって、
    　前記容量ＤＡＣと前記比較器とは、前記アナログ入力電位の入力電位範囲を振幅とする第１信号振幅で動作する回路であり、
    　前記制御回路は、前記第１信号振幅よりも振幅が小さい第２信号振幅で動作する回路であり、
    　前記第１信号振幅で動作する回路と前記第２信号振幅で動作する回路との信号接続は、信号振幅を変換するレベルシフト回路を介して行われ、
    　前記動作指示信号の遷移は、ハミング距離が１であるように遷移することを特徴とするＡ／Ｄ変換器。
  2. 　前記動作指示信号の遷移は、グレイコードであることを特徴とする請求項１に記載のＡ／Ｄ変換器。
  3. 　請求項１又は２に記載のＡ／Ｄ変換器が基板上に集積化されていることを特徴とする半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2010166298A (ja) * 2009-01-15 2010-07-29 Fujitsu Ltd アナログデジタル回路
JP2017200057A (ja) * 2016-04-27 2017-11-02 ラピスセミコンダクタ株式会社 半導体装置、電池監視システム、及びテスト方法

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