JP7842287B2 - 半導体基板、半導体デバイスの製造方法 - Google Patents

半導体基板、半導体デバイスの製造方法

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Description

本開示は、半導体基板等に関する。
特許文献１には、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて、シリコン基板等の主基板の上方に、浮いた状態の半導体デバイス層（活性層を含む）を形成する手法が開示されている。
特開２０１８－３２８６３号公報
本開示にかかる半導体基板は、主基板と、前記主基板よりも上方に位置するシード部と、第１方向に並ぶ、第１および第２半導体部とを備え、前記第１および第２半導体部は、前記シード部と接し、前記シード部は、前記第１方向を長手方向とし、前記主基板と、前記第１半導体部および第２半導体部との間に中空部が位置している。
本実施形態に係る半導体基板の構成を示す平面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態にかかる半導体基板の製造方法の一例を示す平面図である。 本実施形態にかかる半導体基板の製造方法の一例を示すフローチャートである 本実施形態にかかる半導体基板の製造装置の一例を示すブロック図である。 本実施形態にかかる半導体デバイスの製造方法の一例を示すフローチャートである。 本実施形態にかかる半導体デバイスの製造装置の一例を示すブロック図である。 本実施形態に係る電子機器の構成を示す模式図である。 実施例１に係る半導体基板の構成を示す平面図である。 図９のｃ－ｃ矢視断面図である。 図９のｄ－ｄ矢視断面図である。 実施例１における半導体デバイスの個片化工程を示す平面図である。 実施例１における半導体デバイスの個片化工程を示す断面図である。 実施例１に係る半導体基板の別構成を示す断面図である。 実施例１に係る半導体基板の別構成を示す断面図である。 実施例１に係る半導体基板の別構成を示す平面図である。 実施例１におけるテンプレート基板の製造方法を示すフローチャートである。 図１６の製造方法を示す断面図である。 実施例１におけるテンプレート基板の別の製造方法を示すフローチャートである。 図１８の製造方法を示す断面図である。 実施例１における半導体基板の製造方法を示すフローチャートである。 図２０の製造方法を示す断面図である。 実施例１に係る半導体基板の別構成を示す平面図である。 実施例１に係る半導体基板の別構成を示す平面図である。 実施例１における半導体基板の別の製造方法を示す断面図である。 実施例２に係る半導体基板の構成を示す平面図である。 実施例２に係る半導体基板の構成を示す断面図である。 実施例２に係る半導体基板の構成を示す断面図である。 実施例４の構成を示す模式的断面図である。 実施例４の電子機器への適用例を示す断面図である。 実施例５の構成を示す模式的断面図である。 実施例６の半導体基板を示す平面図である。 実施例６の半導体基板を示す断面である。
〔半導体基板〕
図１は、本実施形態に係る半導体基板の第１および第２半導体部の構成を示す平面図である。図２Ａおよび図２Ｂは、本実施形態に係る半導体基板の構成を示す断面図である。本実施形態に係る半導体基板１０（半導体ウエハー）は、図１、図２Ａおよび図２Ｂに示すように、主基板１と、主基板１よりも上方に位置するシード部ＳＤと、第１方向（Ｙ方向）に並ぶ、第１半導体部８Ｆおよび第２半導体部８Ｓとを備え、第１半導体部８Ｆおよび第２半導体部８Ｓはシード部ＳＤと接する。シード部ＳＤは、Ｙ方向を長手方向とする。主基板１と、第１半導体部８Ｆおよび第２半導体部８Ｓとの間に中空部（ボイド部）ＶＤが位置する。なお、本開示において、第１半導体部８Ｆおよび第２半導体部８Ｓは、層状に形成された、第１半導体層８Ｆおよび第２半導体層８Ｓであってもよい。
主基板の上面１ｆには、上方に突出する凸部１Ｑが設けられ、シード部ＳＤは、凸部１Ｑ上に位置する。主基板１の上方には、開口部Ｋおよびマスク部５を有するマスクパターン６が設けられ、平面視において、開口部Ｋとシード部ＳＤとが重なり、第１および第２半導体部８Ｆ・８Ｓとマスク部５との間に中空部ＶＤが位置している。
第１半導体部８Ｆは、中空部ＶＤを介して主基板１に対向した第１フローティング部Ｐ１を含み、第２半導体部８Ｓは、中空部ＶＤを介して主基板１に対向した第２フローティング部Ｐ２を含み、第１フローティング部Ｐ１と第２フローティング部Ｐ２とが分離されている。第１半導体部８Ｆは、第１フローティング部Ｐ１と対となる第３フローティング部Ｐ３を含み、第１フローティング部Ｐ１および第３フローティング部Ｐ３が、浮いた状態（下側に支持部材がない、中空部に接する状態）で第１方向（Ｙ方向）と直交する第２方向（Ｘ方向）に並ぶ。第２半導体部８Ｓは、第２フローティング部Ｐ２と対となる第４フローティング部Ｐ４を含み、第２フローティング部Ｐ２および第４フローティング部Ｐ４が、浮いた状態でＸ方向に並ぶ。
第１半導体部８Ｆは、シード部ＳＤ上に位置する第１ベース部ＢＦを含み、第１ベース部ＢＦは、第１および第３フローティング部Ｐ１・Ｐ３の間に位置し、第１および第３フローティング部Ｐ１・Ｐ３に接続している。第２半導体部８Ｓは、シード部ＳＤ上に位置する第２ベース部ＢＳを含み、第２ベース部ＢＳは、第２および第４フローティング部Ｐ２・Ｐ４の間に位置し、第２および第４フローティング部Ｐ２・Ｐ４に接続している。
第１フローティング部Ｐ１は、第１ベース部ＢＦに接続するテザー部Ｔ１と、テザー部Ｔ１に接続する本体部Ｈ１とを含み、テザー部Ｔ１は、本体部Ｈ１よりもＹ方向の長さが小さい。第３フローティング部Ｐ３は、第１ベース部ＢＦに接続するテザー部Ｔ３と、テザー部Ｔ３に接続する本体部Ｈ３とを含み、テザー部Ｔ３は、本体部Ｈ３よりもＹ方向の長さが小さい。なお、テザー部Ｔ１の構成はこれに限定されない。テザー部Ｔ１は、Ｙ方向の長さが本体部Ｈ１と同じあり、厚み（Ｚ方向のサイズ）が本体部Ｈ１よりも小さい構成でもよい。さらに、テザー部Ｔ１は、Ｙ方向の長さが本体部Ｈ１よりも小さく、厚みも本体部Ｈ１より小さい構成でもよい。
半導体基板１０は、シード部ＳＤ上に位置する第３導体部８Ｔを含み、第１ベース部ＢＦおよび第２ベース部ＢＳが第３半導体部８Ｔを介して接続されている。なお、本開示では、第３導体部８Ｔは層状に形成されており、以下、第３導体層８Ｔと表現することがある。
半導体基板１０では、主基板１上に複数の層状の部材が積層されているが、その積層方向を「上方向」とすることができる。また、半導体基板１０の法線方向と平行な視線で半導体基板１０を視ることを「平面視」と称することができる。半導体基板とは、半導体部を含む基板という意味であり、主基板１は、半導体であってもよいし、非半導体であってもよい。主基板１、マスクパターン６および層状の第１シード部Ｓ１を含めてテンプレート基板７と称する場合がある。
第１および第２半導体部８Ｆ・８Ｓは窒化物半導体を含む。窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体は、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ等を挙げることができる。第１および第２半導体部８Ｆ・８Ｓは、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。
第１および第２半導体部８Ｆ・８Ｓは、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて形成することができる。ＥＬＯ法では、例えば図２Ａ・図２Ｂにおいて、主基板１としてＧａＮ系半導体と格子定数の異なる異種基板を用い、シード部ＳＤに窒化物半導体を用い、マスク部５に無機化合物膜を用い、第１ベース部ＢＦからマスク部５の上方（空中）にＧａＮ系半導体を含む第１半導体部８Ｆを横方向（Ｘ方向）成長させることができる。この場合、第１半導体部８Ｆの厚み方向（Ｚ方向）をＧａＮ系結晶の＜０００１＞方向（ｃ軸方向）、長手形状である、シード部ＳＤおよび開口部Ｋの長手方向（第１方向、Ｙ方向）をＧａＮ系結晶の＜１－１００＞方向（ｍ軸方向）、シード部ＳＤおよび開口部Ｋの幅方向（第２方向、Ｘ方向）をＧａＮ系結晶の＜１１－２０＞方向（ａ軸方向）とすることができる。ＥＬＯ法で形成された層（第１および第２半導体部８Ｆ・８Ｓ等を含む）をＥＬＯ半導体部８と称することがある。
ＥＬＯ法で形成された第１半導体部８Ｆは、平面視でマスク部５と重なり、相対的に貫通転位の少ない低転位部（第１フローティング部Ｐ１）と、平面視において開口部ＫのシードＳＤと重なり、低転位部よりも相対的に貫通転位の多い第１ベース部ＢＦとを含む。低転位部は、貫通転位密度よりも非貫通転位密度の方が大きい構成であってもよい。第１半導体部８Ｆよりも上層に層状の活性部（以下、単に活性層ともいう）を含む場合、例えば、活性層の発光領域を平面視で低転位部と重なるように設けることができる。
貫通転位は、第１半導体部８Ｆの厚み方向（Ｚ方向）に沿って、第１半導体部８Ｆの下面または内部からその表面または表層に延びる転位（欠陥）である。貫通転位は、第１半導体部８Ｆの表層（ｃ面に平行）について、ＣＬ（Cathode luminescence）測定を行うことにより観察可能である。非貫通転位は、厚み方向に平行な面（例えば、ｍ面）による断面においてＣＬ測定される転位であり、主には基底面（ｃ面）転位である。
少なくとも第１および第２半導体部８Ｆ・８Ｓ上には、層状の機能部９が設けられる。機能層９（以下、単に機能層ともいう）は、単層体でも積層体でもよい。機能層９が、半導体デバイスの構成要素としての機能、外力からの保護機能、静電気からの保護機能、水、酸素等の異物侵入を抑止する保護機能、エッチャント等からの保護機能、光学機能、およびセンシング機能の少なくとも１つを有していてもよい。機能層９は第１および第２半導体部８Ｆ・８Ｓの側面（端面）にも形成されていてもよい。
図１、図２Ａおよび図２Ｂに示される半導体基板１０では、第１半導体部８Ｆのうち中空部ＶＤと接する（シード部ＳＤと接しない）第１フローティング部Ｐ１と、第２半導体部８Ｓのうち中空部ＶＤと接する（シード部ＳＤと接しない）第２フローティング部Ｐ２とが分離されているため、半導体基板１０から、本体部Ｈ１・Ｈ３を含む半導体デバイスを得るときの個片化工程が容易である。例えば、第１フローティング部Ｐ１の本体部Ｈ１を半導体基板１０から分離するには、テザー部Ｔ１を破断させればよい。また、本体部Ｈ１が主基板１から浮いているため、主基板１からの応力が緩和され、本体部Ｈ１に生じるクラックや欠陥が低減する。さらに、本体部Ｈ１を主基板１から浮かせ、本体部Ｈ１下に選択成長マスク（堆積抑制マスク）として機能するマスク部５を配することで、本体部Ｈ１が低転位部となり、平面視で低転位部と重なるように活性領域（例えば、発光領域）を形成することができる。低転位部の貫通転位密度は、例えば５×１０６〔個／ｃｍ２〕以下であり、本体部Ｈ１のＸ方向のサイズは１０μｍ以上とすることができる。また、ＥＬＯ半導体部形成後のエッチング等、簡易な工程によって、本体部Ｈ１およびテザー部Ｔ１等を形成することができる。
〔半導体基板の製造〕
図３は、本実施形態にかかる半導体基板の製造方法の一例を示す平面図である。図４は、本実施形態にかかる半導体基板の製造方法の一例を示すフローチャートである。図３および図４に示す半導体基板の製造方法では、テンプレート基板７を準備する工程の後に、テンプレート基板７上に、マスクパターン６に接しないＥＬＯ半導体部（エアブリッジ構造）８を形成し、その後、ＥＬＯ半導体部８をフォトリソグラフィ法を用いてパターニング（例えば、エッチング）することで、第１および第２半導体部８Ｆ・８Ｓとする工程を行う。この工程により、本体部Ｈ１およびテザー部Ｔ１等を含む第１フローティング部Ｐ１と、第１フローティング部Ｐ１から分離された第２フローティング部Ｐ２とを形成することができる。なお、ＥＬＯ半導体部８をパターニングする工程の前あるいは後に機能層９を形成する工程を行うことができる。
図５は、本実施形態にかかる半導体基板の製造装置の一例を示すブロック図である。図５の半導体基板の製造装置７０は、テンプレート基板７上に第１および第２半導体部８Ｆ・８Ｓを形成する工程を行う半導体部形成部７２と、半導体部形成部７２を制御する制御部７４とを備える。半導体部形成部７２は、マスクパターン６に接しないＥＬＯ半導体部８を形成し、その後、ＥＬＯ半導体部８を、例えばフォトリソグラフィ法を用いてパターニングすることで、第１および第２半導体部８Ｆ・８Ｓとする工程を行う。半導体基板の製造装置７０が機能層９を形成する構成でもよい。
半導体部形成部７２はＭＯＣＶＤ装置およびパターニング装置を含んでいてもよく、制御部７４がプロセッサおよびメモリを含んでいてもよい。制御部７４は、例えば、内蔵メモリ、通信可能な通信装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで半導体部形成部７２を制御する構成でもよく、このプログラムおよびこのプログラムが格納された記録媒体等も本実施形態に含まれる。
〔半導体デバイスの製造〕
図６は、本実施形態にかかる半導体デバイスの製造方法の一例を示すフローチャートである。図６の半導体デバイスの製造方法では、半導体基板１０を準備する工程の後に、テザー部Ｔ１等を破断させて半導体基板１０から本体部Ｈ１等を離隔し、半導体デバイスを得る工程を行う。
図７は、本実施形態にかかる半導体デバイスの製造装置の一例を示すブロック図である。図７の半導体デバイスの製造装置８０は、半導体デバイス生成部８２と、半導体デバイス生成部８２を制御する制御部８４とを備える。半導体デバイス生成部８２は、テザー部Ｔ１を破断させて半導体基板１０から本体部ＨＴを離隔し、半導体デバイスを得る工程を行う。半導体デバイスの製造装置８０が機能層９を形成する構成でもよい。
〔半導体デバイス〕
半導体基板１０から離隔された本体部Ｈ１は、半導体デバイスとして機能させることができる。半導体デバイスの具体例として、発光ダイオード（ＬＥＤ）、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ（パワートランジスタ、高電子移動度トランジスタを含む）等を挙げることができる。
〔電子機器〕
図８は、本実施形態に係る電子機器の構成を示す模式図である。図８の電子機器３０は、本体部Ｈ１を含む半導体デバイス２０と、半導体デバイス２０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。
電子機器３０としては、表示装置、レーザ出射装置（ファブリペロータイプ、面発光タイプを含む）、照明装置、通信装置、情報処理装置、センシング装置、電力制御装置等を挙げることができる。
〔実施例１〕
（全体構成）
図９は、実施例１に係る半導体基板の構成を示す平面図である。図１０は、図９のｃ－ｃ矢視断面図である。図１１は、図９のｄ－ｄ矢視断面図である。実施例１に係る半導体基板１０は、図９～図１１に示すように、主基板１と、主基板１よりも上方に位置するシード部ＳＤと、Ｙ方向に並ぶ、第１半導体部８Ｆおよび第２半導体部８Ｓとを備え、第１半導体部８Ｆおよび第２半導体部８Ｓは、シード部ＳＤと接し、主基板１と、第１半導体部８Ｆおよび第２半導体部８Ｓとの間に中空部（ボイド部）ＶＤが位置する。
第１半導体部８Ｆは、中空部ＶＤと接する第１フローティング部Ｐ１を含み、第２半導体部８Ｓは、中空部ＶＤと接する第２フローティング部Ｐ２を含み、第１フローティング部Ｐ１と第２フローティング部Ｐ２とが分離されている。第１半導体部８Ｆは、第１フローティング部Ｐ１と対となる第３フローティング部Ｐ３を含み、第１フローティング部Ｐ１および第３フローティング部Ｐ３が、浮いた状態でＸ方向に並ぶ。第１半導体部８Ｆは、シード部ＳＤ上に位置する第１ベース部ＢＦを含み、第１ベース部ＢＦは、第１および第３フローティング部Ｐ１・Ｐ３の間に位置し、第１および第３フローティング部Ｐ１・Ｐ３に接続している。
実施例１では、第１フローティング部Ｐ１のＸ方向の長さが、第１フローティング部Ｐ１の厚みよりも大きい。主基板上面１Ｆに、上方に突出する凸部１Ｑが設けられ、シード部ＳＤは、凸部１Ｑ上に位置し、第１フローティング部Ｐ１のＸ方向の長さが、凸部１Ｑの高さよりも大きい。第１フローティング部Ｐ１は、第１ベース部ＢＦに接続するテザー部Ｔ１と、テザー部Ｔ１に接続する本体部Ｈ１とを含み、テザー部Ｔ１は、本体部Ｈ１よりもＹ方向の長さが小さい。
半導体基板１０は、平面視で第１フローティング部Ｐ１と重なる機能層９を備える。機能層９は、平面視において本体部Ｈ１およびテザー部Ｔ１と重なる。テザー部Ｔ１のＹ方向の長さは、テザー部Ｔ１の厚みよりも大きい。テザー部Ｔ１のＹ方向の長さは、本体部Ｈ１のＹ方向の長さの半分以下である。
平面視において機能層９が本体部Ｈ１およびテザー部Ｔ１と重なる構成に限定されない。平面視において機能層９がテーザ部Ｔ１と重ならない構成、すなわち、機能層９が、本体部Ｈ１上に積層され、テザー部Ｔ１上には積層されていない構成でもよい。こうすれば、個片化の際にテザー部Ｔ１が破断し易くなる。
半導体基板１０は、主基板１の上方に、開口部Ｋおよびマスク部５（選択成長マスク）を有するマスクパターン６を備え、平面視において、開口部Ｋとシード部ＳＤとが重なる。第１半導体部８Ｆと、マスク部５との間に中空部ＶＤが位置する。マスク部５は、シード部ＳＤの端面を覆う。すなわち、シード部ＳＤの上面は第１ベース部ＢＦに接し、シード部ＳＤの下面は主基板１の上面（凸部１Ｑ）に接し、端面（側面）はマスク部５に覆われている。このため、半導体部８Ｆは、シード部ＳＤの端面に接触しない。
図１２は、実施例１における半導体デバイスの個片化工程を示す平面図である。図１３は、実施例１における半導体デバイスの個片化工程を示す断面図である。図１２および図１３に示すように、例えば、テザー部Ｔ１・Ｔ３を破断させることで、第１フローティング部Ｐ１の本体部Ｈ１および第３フローティング部Ｐ３の本体部Ｈ３を半導体基板１０から離隔し、半導体デバイス２０を得ることができる。半導体デバイス２０の一方側面に、テザー部Ｔ１の一部Ｔｆが残余していてもよく、他方側面にアンカー膜９ａ（後述）が残余していてもよい。
テザー部Ｔ１・Ｔ３を破断させる手法については、機能層９に対して上方から（下向きの）圧力を与えてもよいし（押し込み）、レーザで破断させてもよい。また、半導体基板１０の温度制御によって破断させてもよい。例えば、ペルチェ素子を用いて、粘着テープが付いた状態の半導体基板１０を低温に下げてもよい。この際に、一般に半導体よりも熱膨張係数の大きな粘着テープが大きく収縮し、テザー部Ｔ１・Ｔ３に応力が加えられる。さらなる手法として、半導体基板１０上に支持基板を接合し、テザー部Ｔ１・Ｔ３に対して機械的に上方向の力を加えてこれらを破断させてもよい。
（主基板）
主基板１には、ＧａＮ系半導体と異なる格子定数を有する異種基板を用いることができる。異種基板としては、単結晶のシリコン（Ｓｉ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。主基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、ＥＬＯ半導体部を成長させることができる主基板および面方位であれば何でもよい。
（シード部）
シード部ＳＤは、ＥＬＯ半導体部の成長起点であり、窒化物半導体（ＧａＮ系半導体、ＡｌＮ、ＩｎＡｌＮ、ＩｎＮ等）、シリコンカーバイド（ＳｉＣ）等を用いることができる。例えばシリコン基板またはシリコンカーバイド基板である主基板１の凸部上に局所形成された窒化アルミニウム（ＡｌＮ）をシード部ＳＤとすることができる。また、シリコンカーバイド基板である主基板１の凸部上に局所形成されたＧａＮ系半導体をシード部ＳＤとすることができる。
図１４Ａは、実施例１に係る半導体基板の別構成を示す断面図である。図１４Ａに示すように、シリコン基板である主基板１の凸部上に、バッファ部２Ｂ（例えば、ＡｌＮ）を介してＧａＮ系半導体のシード部ＳＤを局所形成してもよい。主基板１にシリコン基板を用い、シード部ＳＤにＧａＮ系半導体を用いた場合、両者（シリコン基板とＧａＮ系半導体）が溶融し合うことがあるため、ＡｌＮ等のバッファ部２Ｂを設けることで溶融を抑制することができる。また、格子定数がＧａＮ系半導体に近いバッファ部２Ｂを設けることで、シード部ＳＤの結晶性の向上も期待できる。バッファ部２Ｂとして、低温（８００°以下）形成のＡｌＮを用いてもよい。こうすれば、シード部ＳＤ（例えば、ＧａＮ系半導体）の結晶性が向上する。シード部ＳＤ、バッファ部２Ｂは、ＭＯＣＶＤ法以外の方法、例えばスパッタリング法等で形成してもよい。そうすることで消耗品費の削減、減価償却費の低減ができ、生産性を高めることができる。図１４Ｂは、実施例１に係る半導体基板の別構成を示す断面図である。図１４Ｂに示すように、凸部１Ｑの上面の一部にシード部ＳＤを設けてもよい。
（マスクパターン）
マスクパターン６はマスク部５および開口部Ｋを有し、開口部Ｋにおいてシード部ＳＤが露出する。開口部ＫがＹ方向に伸びる複数のスリットであり、隣り合う開口部Ｋの間にマスク部５が位置する構成でもよい。図１５は、実施例１に係る半導体基板の別構成を示す平面図である。図１５に示すように、開口部Ｋおよびシード部ＳＤをＹ方向に区切ってもよい。すなわち、Ｙ方向を長手方向とする複数のシード部ＳＤがＹ方向に並ぶ構成とする。こうすれば、Ｙ方向に並ぶ複数のＥＬＯ半導体部が形成され、主基板１と主に第１半導体部８Ｆとの間で発生する応力を緩和することができる。これにより、第１半導体部８Ｆにおける欠陥、クラックの発生が低減する。また、主基板１の反りが低減し、主基板１の大口径化が容易になる。マスク部５と開口部Ｋは、マスク体がある部分とない部分という意味であり、マスク部５が層状であるかは問わない。マスクパターン６がマスク層であってもよい。また、開口部Ｋの全体がマスク部５に囲まれていなくてもよい。
マスク部５としては、例えば、シリコン酸化膜（ＳｉＯｘ）、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点（例えば１０００度以上）をもつ金属膜のいずれか１つを含む単層膜、またはこれらの少なくとも２つを含む積層膜を用いることができる。シリコン酸化膜は、ＥＬＯ半導体部の成膜中に微量ながら分解、蒸発し、ＥＬＯ半導体部に取り込まれてしまうことがあるが、シリコン窒化膜、シリコン酸窒化膜は、高温で分解、蒸発し難いというメリットがある。そこで、マスク部５を、シリコン窒化膜あるいはシリコン酸窒化膜の単層膜としてもよいし、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよいし、シリコン窒化膜およびシリコン酸化膜をこの順に形成した積層体膜としてもよいし、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよい。
（テンプレート基板）
図１６は実施例１におけるテンプレート基板の製造方法を示すフローチャートである。図１７は、図１６の製造方法を示す断面図である。図１６および図１７では、主基板１上に、シード層ＳＬ、および犠牲膜ＺＦ（例えば、フォトレジスト）をこの順に成膜する工程と、パターニングした犠牲膜ＺＦをマスクパターンとしてシード層ＳＬをパターニングする工程と、犠牲膜ＺＦをマスクパターンとして主基板１表面をエッチングし、凸部１Ｑを形成する工程と、主基板１および犠牲膜ＺＦを覆うマスクパターン６を形成する工程（例えばスパッタリング法やＰＥＣＶＤ法を用いる）と、リムーバーによってフォトレジストを除去しシード部ＳＤを露出させる開口部Ｋおよびマスク部５を形成する工程とを行う。この場合、マスク部５が、シード部ＳＤの端面（側面）を覆う構成となる。
図１８は実施例１におけるテンプレート基板の別の製造方法を示すフローチャートである。図１９は図１８の製造方法を示す断面図である。図１８および図１９では、シリコン基板またはシリコンカーバイド基板である主基板１上に、シード層ＳＬ、および犠牲膜ＺＦ（酸化シリコン膜またはレジスト膜）をこの順に成膜する工程と、シード層ＳＬおよび犠牲膜ＺＦをパターニングする工程と、犠牲膜ＺＦをマスクパターンとして主基板１表面をエッチングし、凸部１Ｑを形成する工程と、犠牲膜ＺＦをエッチング（除去）する工程と、主基板１の表面に基板加工処理（熱酸化処理あるいは窒化処理）を施し、基板加工膜（シリコン熱酸化膜あるいはシリコン窒化膜あるいはシリコン酸窒化膜）であるマスク部５および開口部Ｋを形成する工程とを行う。基板加工膜は膜質に優れ、高温下におかれる選択成長マスクに好適である。
マスクパターン６の厚みは、例えば１００ｎｍ程度～４μｍ程度（好ましくは１５０ｎｍ程度～２μｍ程度）とし、開口部Ｋの幅は、０．１μｍ～２０μｍ程度とする。開口部Ｋの幅が小さいほど、各開口部ＫからＥＬＯ半導体部８に伝搬する貫通転位の数は減少する。また、低転位部である本体部（Ｈ１等）の面積を大きくすることができる。
（ＥＬＯ半導体部の成膜）
実施例１では、ＥＬＯ半導体部（８Ｆ・８Ｓ・８Ｔ含む）をＧａＮ層とし、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)装置を用いて前述のテンプレート基板７上にＥＬＯ成膜を行った。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。
この場合、シード部ＳＤ上にＥＬＯ半導体部が選択成長し、引き続いてマスク部５の上方（空中）に横方向成長する。そして、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部が会合する前に横方向成長を停止させた。
横方向成膜レートを高める手法は、以下のとおりである。まず、シード部ＳＤ上に、Ｚ方向（ｃ軸方向）に成長する縦成長層を形成し、その後、Ｘ方向（ａ軸方向）に成長する横成長層を形成する。縦成長させるためには例えば成長温度を１０５０℃と低くする。この際、縦成長層の厚みを、１０μｍ以下、好ましくは５μｍ以下、さらに好ましくは３μｍ以下とすることで、横成長層の厚みを低く抑え、横方向成膜レートを高めることができる。
ＥＬＯ半導体部８の成膜温度については、１２００℃を超える高温よりも、１１５０℃以下の温度が好ましい。１０００℃を下回るような低温においてもＥＬＯ半導体部８の形成は可能であり、マスク部５の分解抑制の観点ではより好ましいといえる。
なお、１０００℃を下回るような低温成膜では、ガリウム原料ガスとしてトリエチルガリウム（ＴＥＧ）を用いることが好ましい。ＴＥＧはＴＭＧに比べ、低温で有機原料が効率よく分解するため、横方向成膜レートを高めることができる。
ＥＬＯ法の結晶成長には、上述の有機金属気相成長（ＭＯＣＶＤ）法のほか、ハイドライド気相成長（Vaper Phase Epitaxy；ＨＶＰＥ）法、分子線気相成長（Molecular Beam Epitaxy：ＭＢＥ）法などを用いることができる。
（機能層）
第１および第２半導体部８Ｆ・８Ｓ上に位置する機能層９は、層状のデバイス部９ｄ（以下、単にデバイス層ともいう）と、デバイス層９ｄよりも上層に位置する絶縁膜９ｐ（パッシベーション膜）と、絶縁膜９ｐよりも上層に位置する第１および第２電極Ｅ１・Ｅ２とを含む。本体部Ｈ１および機能層９が、発光ダイオード、半導体レーザ等の半導体デバイスとして機能する構成でもよい。
デバイス層９ｄ、絶縁膜９ｐ、並びに第１および第２電極Ｅ１・Ｅ２は、テザー部Ｔ１とは重ならない。デバイス層９ｄは、例えば、ｎ型半導体部（例えば、ＧａＮ系）、ノンドープ半導体部（例えば、ＧａＮ系）、ｐ型半導体部（例えば、ＧａＮ系）の積層体であり、ノンドープ半導体部を活性層（電子と正孔が結合する層）とすることもできる。デバイス層９ｄは任意の方法で形成すればよい。絶縁膜９ｐには、酸化シリコン、窒化シリコン等の無機膜を用いることができる。第１および第２電極Ｅ１・Ｅ２の一方はアノード、他方はカソードとすることができる。第１電極Ｅ１の面積を、第２電極Ｅ２の面積よりも大きくすることもできる。実施例１では、デバイス層９ｄ上に第１および第２電極Ｅ１・Ｅ２を設けているが、これに限定されない。例えば、第１電極Ｅ１だけをデバイス層９ｄ上に設けてもよい。
図２０は実施例１における半導体基板の製造方法を示すフローチャートである。図２１は図２０の製造方法を示す断面図である。図９、図２０および図２１に示すように、テンプレート基板７上にＥＬＯ半導体部８を形成する工程と、ＥＬＯ半導体部８上にデバイス層９ｄを形成する工程と、デバイス層９ｄ上に、例えばＰＥＣＶＤ法によって絶縁膜９ｐを成膜する工程と、絶縁膜９ｐをパターニングする工程と、第１および第２電極Ｅ１・Ｅ２を形成する工程と、ＥＬＯ半導体部８をドライエッチング（例えば、反応性イオンエッチング：ＲＩＥ）して、本体部Ｈ１・Ｈ３およびテザー部Ｔ１・Ｔ３を含む第１半導体部８Ｆと、第２半導体部８Ｓとを形成する工程とを行う。ＥＬＯ半導体部８のエッチングには、ドライ方式の、ＥＣＲ（電子サイクロトロン共鳴）エッチング、ＣＡＩＢ（化学アシストイオンビーム）エッチング等のほか、ウェット方式のＰＥＣ（光電気化学）エッチングを用いてもよい。
絶縁膜９ｐは、デバイス層９ｄよりも上層に形成されるパッシベーション膜（例えば、酸化シリコン膜、窒化シリコン膜）であり、平面視で本体部Ｈ１と重なり、テザー部Ｔ１とは重ならない。こうすれば、絶縁膜９ｐがテザー部Ｔ１の破壊を妨げる不具合を回避することができる。また、図１３に示すように、絶縁膜９ｐの一部（例えば、本体部のＨ１の端面中央部を覆い、主基板上のマスク部５に到る部分）は、アンカー膜９ａとして機能する。こうすれば、本体部Ｈ１が安定し、かつテザー部Ｔ１を破断させるときにアンカー膜９ａも同時に破断させることができる。
なお、ＥＬＯ半導体部８を形成する際に、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部同士を会合させておき、ＥＬＯ半導体部８をエッチングする際に会合部（高転位部）を除去してもよい。
図２２は、実施例１に係る半導体基板の別構成を示す平面図である。図２２に示すように、第１フローティング部Ｐ１が複数のテザー部Ｔ１・Ｔ５を含み、本体部Ｈ１が、複数のテザー部Ｔ１・Ｔ５を介して第１ベース部ＢＦに接続する構成でもよい。複数のテザー部Ｔ１・Ｔ５を設けることで本体部Ｈ１が安定するというメリットがある。
図２３は、実施例１に係る半導体基板の別構成を示す平面図である。図２３に示すように、第１フローティング部Ｐ１のテザー部Ｔ１が切り欠き（ノッチ）ＮＣを有する構成でもよい。この場合、ノッチＮＣの側面が、Ｘ方向に対して６０°をなす構成とすることができる。このようなノッチＮＣは、例えば、テザー部形成時に半円状の切り欠きを設けておき、その後にＴＭＡＨ（水酸化テトラメチルアンモニウム）に浸漬してＧａＮ系半導体のｍ面を出すことで形成できる。ノッチＮＣのような鋭角な破断起点を形成することで、テザー部Ｔ１の破断が容易になる。
図２４は実施例１における半導体基板の別の製造方法を示す断面図である。図１０では、主基板１に凸部１Ｑを設けているがこれに限定されない。図２４のように、主基板１（例えば、シリコン基板）、面状のバッファ層２（例えば、ＡｌＮ）、およびＹ方向を長手方向とする局所的なシード部ＳＤ（例えば、ＧａＮ系半導体）をこの順に含み、マスクパターン６の開口部Ｋにシード部ＳＤが露出するテンプレート基板７を用いて、シード部ＳＤおよびマスク部５に接するＥＬＯ半導体部（第１半導体部８Ｆを含む）を形成し、その後に、マスク部５をエッチング（例えば、ウェットエッチング）により除去してもよい。これにより、第１半導体部８Ｆを浮かす（下面が中空部ＶＤと接する状態にする）ことができる。なお、機能層９を形成する前にマスク部５を除去してもよい。
〔実施例２〕
図２５は、実施例２に係る半導体基板の構成を示す平面図である。図２６および図２７は、実施例２に係る半導体基板の構成を示す断面図である。実施例１では、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部が会合する前に横成長を停止させ、第１および第２半導体部８Ｆ・８Ｓが、平面視でマスク部５と重なる端面（エッジ）を有する構成としているが、これに限定されない。図２５～図２７に示すように、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部が会合させる構成でもよい。
図２５～図２７に示すように、第１半導体部８Ｆは、中空部ＶＤを介して主基板１に対向した第１フローティング部Ｐ１を含み、第２半導体部８Ｓは、中空部ＶＤを介して主基板１に対向した第２フローティング部Ｐ２を含み、第１フローティング部Ｐ１と第２フローティング部Ｐ２とが分離されている。第１半導体部８Ｆは、第１フローティング部Ｐ１と対となる第３フローティング部Ｐ３を含み、第１フローティング部Ｐ１および第３フローティング部Ｐ３が、浮いた状態でＸ方向に並ぶ。第１半導体部８Ｆは、シード部ＳＤ上に位置する第１ベース部ＢＦを含み、第１ベース部ＢＦは、第１および第３フローティング部Ｐ１・Ｐ３の間に位置し、第１および第３フローティング部Ｐ１・Ｐ３に接続している。第１フローティング部Ｐ１は、第１ベース部ＢＦに接続するテザー部Ｔ１と、テザー部Ｔ１に接続する本体部Ｈ１とを含み、テザー部Ｔ１は、本体部Ｈ１よりもＹ方向の長さが小さい。
半導体基板１０は、主基板１の上方に、開口部Ｋおよびマスク部５（選択成長マスク）を有するマスクパターン６を備え、平面視において、開口部Ｋとシード部ＳＤとが重なる。第１半導体部８Ｆと、マスク部５との間に中空部ＶＤが位置する。マスク部５は、シード部ＳＤの端面を覆う。すなわち、シード部ＳＤの上面は第１ベース部ＢＦに接し、シード部ＳＤの下面は主基板１の上面（凸部１Ｑ）に接し、端面（側面）はマスク部５に覆われている。このため、半導体部８Ｆは、シード部ＳＤの端面に接触しない。
半導体部８上に形成される機能層９は、デバイス層９ｄと、デバイス層９ｄよりも上層に位置する絶縁膜９ｐ（パッシベーション膜）と、絶縁膜９ｐよりも上層に位置する第１および第２電極Ｅ１・Ｅ２とを含む。
〔実施例３〕
実施例１・２では、ＥＬＯ半導体部をＧａＮ層としているがこれに限定されない。実施例３では、第１および第２半導体部８Ｆ・８Ｓ（ＥＬＯ半導体部）として、ＧａＮ系半導体部であるＩｎＧａＮ層を形成することもできる。ＩｎＧａＮ層の横方向成膜は、例えば１０００℃を下回るような低温で行う。高温ではインジウムの蒸気圧が高くなり、膜中に有効に取り込まれないためである。成膜温度が低温になることで、マスク部５とＩｎＧａＮ層の相互反応が低減される効果がある。また、ＩｎＧａＮ層は、ＧａＮ層よりもマスク部５との反応性が低いという効果もある。ＩｎＧａＮ層にインジウムがＩｎ組成レベル１％以上で取り込まれるようになると、マスク部５との反応性がさらに低下するため、望ましい。ガリウム原料ガスとしては、トリエチルガリウム（ＴＥＧ）を用いることが好ましい。
〔実施例４〕
図２８は、実施例４の構成を示す模式的断面図である。実施例４では、本体部Ｈ１およびデバイス層９ｄによってＬＥＤ（発光ダイオード）として機能する半導体デバイス２０を構成する。本体部Ｈ１（例えば、ＧａＮ系半導体）は、例えばシリコン等がドープされたｎ型である。デバイス層９ｄは、下層側から順に、活性層３４、電子ブロッキング層３５、ＧａＮ系ｐ型半導体部３６を含む。活性層３４は、ＭＱＷ（Multi-Quantum Well）であり、ＩｎＧａＮ層およびＧａＮ層を含む。電子ブロッキング層３５は、例えばＡｌＧａＮ層である。ＧａＮ系ｐ型半導体部３６は、例えばＧａＮ層である。アノード３８（例えば、第１電極Ｅ１）は、ＧａＮ系ｐ型半導体部３６と接触するように配され、カソード３９（例えば、第２電極Ｅ２）は、本体部Ｈ１と接触するように配される。
図２９は、実施例４の電子機器への適用例を示す断面図である。実施例４によって、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを得ることができ、これらを、駆動基板（ＴＦＴ基板）２３に実装することで、マイクロＬＥＤディスプレイ３０Ｄ（電子機器）を構成することができる。一例として、駆動基板２３の複数の画素回路２７に、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを、導電樹脂２４（例えば、異方性導電樹脂）等を介してマウントし、その後、駆動基板２３に制御回路２５およびドライバ回路２９等を実装する。ドライバ回路２９の一部が駆動基板２３に含まれていてもよい。
〔実施例５〕
図３０は、実施例５の構成を示す模式的断面図である。実施例５では、本体部Ｈ１およびデバイス層９ｄによって半導体レーザとして機能する半導体デバイス２０を構成する。デバイス層９ｄは、下層側から順に、ｎ型クラッド層４１、ｎ型光ガイド層４２、活性層４３、電子ブロッキング層４４、ｐ型光ガイド層４５、ｐ型クラッド層４６、およびＧａＮ系ｐ型半導体部４７を含む。各光ガイド層４２・４５には、ＩｎＧａＮ層を用いることができる。各クラッド層４１・４６には、ＧａＮ層もしくはＡｌＧａＮ層を用いることができる。アノード４８はＧａＮ系ｐ型半導体部４７と接触するように配され、本体部Ｈ１は、実装基板５３のｎパッド４９上に実装される。
〔実施例６〕
図３１は実施例６の半導体基板を示す平面図である。図３２は実施例６の半導体基板を示す断面である。実施例６の半導体基板１０は、第１および第２シード領域Ｊ１・Ｊ２並びに成長抑制領域（堆積抑制領域）ＳＰを上面に含むテンプレート基板７と、第１シード領域Ｊ１から成長抑制領域ＳＰの上方に至り、成長抑制領域ＳＰとの間に中空部ＶＤが形成される第１半導体部８Ｆと、第２シード領域Ｊ２から成長抑制領域ＳＰの上方に至り、成長抑制領域ＳＰとの間に中空部ＶＤが形成される第２半導体部８Ｓとを有し、第１および第２半導体部８Ｆ・８Ｓが、ギャップＧ１をおいて第１方向（Ｙ方向）に隣り合っている。Ｙ方向は、窒化物半導体を含む第１および第２半導体部８Ｆ・８Ｓのｍ軸方向であってよい。第１および第２シード領域Ｊ１・Ｊ２が、成長抑制領域ＳＰよりも上側に位置していてもよい。
第１および第２シード領域Ｊ１・Ｊ２がＹ方向を長手とする形状であってもよい。第１および第２半導体部８Ｆ・８Ｓそれぞれの両端がＹ軸方向に先細りする形状であってもよい。ギャップＧ２をおいて第１半導体部８ＦとＸ方向に隣り合う第４半導体部８Ｕが配されていてもよい。Ｘ方向は、窒化物半導体を含む第１および第２半導体部８Ｆ・８Ｕのａ軸方向であってよい。半導体基板１０は反り難いというメリットがある。第１および第２シード領域Ｊ１・Ｊ２がシード部上面のうちマスクパターンの開口部と重なる領域、成長抑制領域ＳＰがマスク部の上面であってもよい。
１ 主基板
ＳＤ シード部
５ マスク部
６ マスクパターン
７ テンプレート基板
８Ｆ 第１半導体部
８Ｓ 第２半導体部
９ 機能層
９ｄ デバイス層
１０ 半導体基板
２０ 半導体デバイス
３０ 電子機器
７０ 半導体基板の製造装置
Ｋ 開口部
ＶＤ 中空部
Ｐ１ 第１フローティング部
Ｐ２ 第２フローティング部
Ｐ３ 第３フローティング部
Ｈ１ 本体部
Ｔ１ テザー部

Claims (15)

  1. マスク部及び開口部を有するマスクパターンを上面に含むテンプレート基板と、
    前記開口部から上方に延在する第１部分及び前記第１部分から前記マスク部の上方に延在する第２部分と、有する半導体部と、を備え、
    前記開口部は第１方向を長手方向とする形状であり、
    前記第２部分と前記マスク部との間に中空部が位置し、
    前記第２部分は、本体部と、前記本体部よりも第１部分側に位置し、前記本体部よりも前記第１方向の長さが小さいテザー部と、を含む、半導体基板。
  2. 前記第１方向と直交する方向を第２方向とした時に、
    前記本体部は、前記第１方向の長さが前記第２方向の長さよりも大きい、請求項１に記載の半導体基板。
  3. 前記テザー部の前記第１方向の長さは、前記本体部の第１方向の長さの半分以下である、請求項１に記載の半導体基板。
  4. 前記テザー部の前記第１方向の長さは、前記テザー部の厚みよりも大きい、請求項１に記載の半導体基板。
  5. 前記半導体部は窒化物半導体を含み、
    前記第１方向は前記窒化物半導体の＜１－１００＞方向である、請求項１に記載の半導体基板。
  6. 前記第２部分の貫通転位密度は、前記第１部分の貫通転位密度よりも小さい、請求項１～５のいずれか１項に記載の半導体基板。
  7. 前記第２部分の貫通転位密度は、５×１０６〔個／ｃｍ２〕以下である、請求項１～５のいずれか１項に記載の半導体基板。
  8. 前記第１方向と直交する方向を第２方向とした時に、
    前記本体部の前記第２方向の長さは１０μｍ以上である、請求項１～５のいずれか１項に記載の半導体基板。
  9. 前記テザー部は、前記テザー部のうち他の部分よりも前記第１方向の長さが小さい切り欠きを有する、請求項１～５のいずれか１項に記載の半導体基板。
  10. マスク部及び開口部を有するマスクパターンを上面に含むテンプレート基板と、前記開口部から上方に延在する第１部分及び前記第１部分から前記マスク部の上方に延在する第２部分と、有する半導体部と、を備え、前記開口部は第１方向を長手方向とする形状であり、前記第２部分と前記マスク部との間に中空部が位置し、前記第２部分は、本体部と、前記本体部よりも第１部分側に位置し、前記本体部よりも前記第１方向の長さが小さいテザー部と、を含む、半導体基板を準備する工程と、
    前記テザー部を破断させる工程とを含む、半導体デバイスの製造方法。
  11. 前記破断後の本体部の側面に前記テザー部の一部が残余する、請求項１０に記載の半導体デバイスの製造方法。
  12. 前記テザー部を破断させる工程よりも前に、前記本体部上に機能層を形成する工程を含む、請求項１０に記載の半導体デバイスの製造方法。
  13. 前記機能層は、電極及び活性層を含む、請求項１２に記載の半導体デバイスの製造方法。
  14. 前記テザー部を破断させる工程において、前記機能層に対して圧力を与えることで前記テザー部を破断させる、請求項１２に記載の半導体デバイスの製造方法。
  15. 前記半導体基板を準備する工程は、
    前記テンプレート基板と、前記開口部から上方に延在する第１部分及び前記第１部分から前記マスク部の上方に延在する第２部分と、有する半導体部と、を備える基板を準備する工程と、
    前記第２部分をエッチングすることにより前記テザー部及び前記本体部を形成する工程と、を含む、請求項１０～１２のいずれか１項に記載の半導体デバイスの製造方法。

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