JP7841322B2 - 半導体装置及び電子機器 - Google Patents

Description

本発明の実施形態は、本願は、電子回路分野に関し、特に信号伝達の技術に関する。

トランスの一次側巻線で受信した正パルスまたは負パルスを二次側巻線に伝達して、セット信号（ＳＥＴ）またはリセット信号（ＲＥＳＥＴ）を生成することができる。
特許文献１（ＵＳ６７２０８１６ Ｂ２）には、上述した原理を有する回路が開示されている。図１は、特許文献１の回路構成の模式図であり、図２は、特許文献１における各信号のタイミング図である。図１及び図２において、ＵｓはトランスＴｒｆの二次側巻線の電圧を示し、Ｕｐは一次側巻線の電圧を示す。回路ＡＳＴは駆動信号を生成し、駆動信号は正パルスまたは負パルスであり、パルス幅はいずれもＴであり、パルス周期はＴｒである。Ｋ１，Ｋ２は比較器であり、それぞれ基準電圧＋Ｕｒｅｆと－Ｕｒｅｆが入力される。Ｇ２，Ｇ３はＮＡＮＤ回路である。ＺＧ１，ＺＧ２は遅延回路であり、いずれも遅延τが発生する，また、ＺＧ１およびＺＧ２の出力端子はそれぞれＲＳフリップフロップ（ＲＳ－ＦＦ）のＳ端子およびＲ端子に接続され、ＲＳフリップフロップのＱ端子から信号Ｕｏｕｔが出力され、信号Ｕｏｕｔはリセット信号（すなわち信号Ｕｏｕｔがローレベル）またはセット信号（すなわち信号Ｕｏｕｔがハイレベル）である。
特許文献１において、図２に示すように、Ｕｓの立ち上がりエッジに基づいてセット信号をトリガし、Ｕｓの立ち下がりエッジに基づいてリセット信号をトリガする。これにより、入力信号ＵｉｎをＲＳフリップフロップのＱ端子に単一の巻線で伝達することができる。

米国特許ＵＳ６７２０８１６号公報

しかし、特許文献１において、Ｕｓの１つの立ち上がりエッジのみに基づいてセット信号をトリガし、Ｕｓの１つの立ち下がりエッジのみに基づいてリセット信号をトリガすることにより、例えば、ノイズによって立ち上がりエッジまたは立ち下がりエッジが発生した場合に、セット信号またはリセット信号を誤ってトリガし易いという誤動作を招きやすい問題がある。

本発明は、上記問題点を鑑みてなされたものであり、その課題を解決し、ノイズ信号の影響を効果的に除去し、セット信号とリセット信号を確実に出力できる信号伝達を行える半導体装置を提供することにある。

本発明の実施形態の一態様によれば、半導体装置は、一次側巻線及び二次側巻線を備えるトランスと、前記一次側巻線に接続されて、前記一次側巻線に駆動信号を印加する駆動回路と、前記二次側巻線に接続されて、前記二次側巻線に発生したパルスエッジを検出するパルスエッジ検出回路と、一対の実効パルスエッジのうちの各パルスエッジの極性に応じて、セット信号及びリセット信号のうちの一方を出力する信号発生回路を含み、前記信号発生回路は、前記実効パルスエッジのうちの２つのパルスエッジの極性が逆となり、前記２つのパルスエッジの時間間隔が所定の時間範囲内である場合に、前記セット信号及びリセット信号のうちの一方を出力する、ことを特徴とする。

本発明によれば、トランスの二次側巻線側において、一対の有効パルスにおける各パルスの極性に応じて、セット信号又はリセット信号を出力するので、セット信号又はリセット信号を確実に出力することができ、かつ、ノイズ信号の影響を効果的に除去することができる。

図1は、特許文献１の回路構成の概略図である。 図２は、特許文献１における各信号のタイミングチャートである。 図３は、本発明の実施例1の半導体装置の概略図である。 図４は、本発明の信号生成回路３の概略図である。 図５は、本発明の半導体装置１００における各部信号のタイミングチャートである。

図面を参照すると、以下の説明書により、本出願の前述および他の特徴が明らかになるであろう。明細書および図面において、本出願の特定の実施形態が具体的に開示されており、本出願は、本願の原則を適用することができる一部の実施形態を示しているが、本明細書は、記載の実施形態に限定されるものではなく、むしろ、本願は、添付の権利が求める範囲に含まれる全ての修正、変形、及び均等物を含むことを理解されたい。
以下、図を参照して本発明の実施の形態を詳細に説明する。

（第１の実施の形態）
図３は、本実施形態の半導体装置の概略図である。図３に示すように、半導体装置１００は、トランスＴ１と、駆動回路１と、パルス波形検出回路２と、信号発生回路３とを備えている。トランスＴ１は、一次側巻線Ｐと二次側巻線Ｓとを有する。
駆動回路１は、一次側巻線Ｐに接続され、一次側巻線Ｐに駆動信号が印加され、駆動信号は、例えば、第１入力信号ＳＧ１又は第２入力信号ＳＧ２に基づいて生成される。
パルスエッジ検出回路２は、二次側巻線Ｓに接続されており、二次側巻線Ｓで発生したパルスエッジを検出する。例えば、パルスエッジ検出回路２は、検出結果を出力することができ、ＣＰｓ＿ｏｕｔまたはＣＰｒ＿ｏｕｔ、そのうちＣＰｓ＿ｏｕｔは、立ち下りエッジが検出されたことを示すパルスエッジであり、ＣＰｒ＿ｏｕｔは立ち上りエッジを検出したパルスエッジを表している。

本願では、駆動回路１から出力される駆動信号により、二次側巻線Ｓにパルスエッジを発生させることができるが、一次側巻線Ｐまたは二次側巻線Ｓに混入したノイズ信号により、二次側巻線Ｓにパルスエッジを発生する可能性がある。
信号生成回路３は、一対の有効パルスエッジにおける各パルスエッジの極性に応じて、セット信号（ＳＥＴ）とリセット信号（ＲＥＳＥＴ）の一方を出力する。ここで、一対の有効パルスエッジのうちの２つのパルスエッジは、２つの条件を満たす。
条件1： ２つのパルスエッジの極性が逆であり、例えば、１つのパルスエッジが立ち上がりパルスエッジであり、もう1つのパルスエッジが立ち下がりパルスエッジである。
条件２： ２つのパルスの時間間隔Ｔ０は、所定の時間範囲［ＤＬ１,ＤＬ３］内であり、例えば、ＤＬ１＜Ｔ０≦ＤＬ３である。さらに、２つのパルスエッジの時間間隔が所定の時間範囲［ＤＬ１，ＤＬ３］の外、例えば、Ｔ０＜ＤＬ１、または、ＤＬ３＜Ｔ０の場合、２つのパルスエッジは、一対の有効なパルスエッジではない。
本願の実施例１では、極性が逆の２つのパルスエッジからセット信号またはリセット信号を判断するので、１つの立ち上がりパルスエッジまたは１つの立ち下がりパルスエッジのみから判断するよりも判断結果がより確実になる。また、本出願は、時間の短いノイズ信号又は時間の長いノイズ信号によるパルスエッジの間隔が所定の時間範囲外であれば、ノイズ信号の影響を効果的に除去することができる。

本実施形態では、図３に示すように、駆動回路１は、第１駆動回路１１および第２駆動回路１２を含む。第１駆動回路１１は、トランスＴ１の一次側巻線Ｐの一端に接続され、一次側巻線Ｐに第１駆動信号が入力される。第２駆動回路１２は、一次側巻線Ｐの他端に接続され、一次側巻線Ｐに第２駆動信号が入力される。第１駆動信号および第２駆動信号は、同じ方向のパルス信号であってもよく、例えば、いずれも順方向のパルス信号であってもよしとし、いずれも負方向のパルス信号であってもよい。これにより、第１駆動信号及び第２駆動信号は、一次側巻線Ｐにおいて逆方向の電流を形成することができる。
第１駆動信号は、第１入力信号ＳＧ１に基づいて生成され、第１入力信号ＳＧ１は、入力信号Ｖｓｇの立ち上がりに応じて生成され、第１入力信号ＳＧ１の順方向パルスの時間長はＴｓｇ１であり、第１駆動信号の時間長はＴｓｇ１である。第２の駆動信号は、第２の入力信号ＳＧ２に基づいて生成され、第２の入力信号ＳＧ２は、入力信号Ｖｓｇの立ち下がりに応じて生成され、第２の入力信号ＳＧ２の順方向パルスの時間長はＴｓｇ２であり、第２の駆動信号の時間長はＴｓｇ２である。本実施形態では、Ｔｓｇ１とＴｓｇ２は等しくてもよく、等しくなくてもよい。
入力信号Ｖｓｇは、半導体装置１００の外部回路で生成することができ、入力信号Ｖｓｇに基づいて第１の入力信号ＳＧ１およびＳＧ２を生成する方法は、関連技術を参照することができる。
本実施形態では、図３に示すように、第１駆動回路１１は、トランジスタＱ１およびＱ３を含み、Ｑ１およびＱ３は、相補的な金属酸化物半導体（ＣＭＯＳ）構造を形成することができ、第１入力信号ＳＧ１は、このＣＭＯＳ構造の入力端に入力することができ、第１駆動信号は、このＣＭＯＳ構造の出力端から出力することができる。第２駆動回路１２は、トランジスタＱ２，Ｑ４を含むことができ、トランジスタＱ２，Ｑ４は相補的な金属酸化物半導体（ＣＭＯＳ）構造を形成することができ、第２入力信号ＳＧ２をＣＭＯＳ構造の入力端に入力することができ、第２駆動信号をＣＭＯＳ構造の出力端から出力することができる。なお、第１駆動回路１１及び第２駆動回路１２の構成は、これに限定されない。

パルスエッジ検出回路２は、第１比較器ＣＰｓおよび第２比較器ＣＰｒを含むことができる。抵抗Ｒ１及び抵抗Ｒ２は、２次側巻線Ｓの両端にそれぞれ接続されており、抵抗Ｒ１及び２次側巻線Ｓの接続点は、第１比較器ＣＰｓの「－」端及び第２比較器ＣＰｒの「＋」端に接続されている。これにより、２次側巻線Ｓで発生した電圧を第１比較器ＣＰｓの“－”端と第２比較器ＣＰｒの“＋”端に導入することができる。また、抵抗Ｒ２はコンデンサＣ１と並列に接続されていてもよい。
抵抗Ｒ３，Ｒ４，Ｒ５は直列に接続され、抵抗Ｒ３の一端は抵抗Ｒ１の一端に接続され、図示しない制御電源の正極電圧に接続される。抵抗Ｒ５の一端は抵抗Ｒ２の一端に接続され、図示しない制御電源の負極電圧に接続される。抵抗Ｒ３とＲ４の接続点は第２比較器ＣＰｒの“－”端に接続され、抵抗Ｒ４とＲ５の接続点は第１比較器ＣＰｓの"＋"端に接続される。これにより、第１比較器ＣＰｓの"＋"端に第１基準電圧Ｒｅｆ＿Ｌを入力することができる、第２比較器ＣＰｒの"－"端に第２基準電圧Ｒｅｆ＿Ｈを入力する。
二次側巻線Ｓで発生する立ち下がりパルス電圧がＲｅｆ＿Ｌより小さいときの場合、第１比較器ＣＰｓの出力端はハイレベル信号を出力する。二次側巻線Ｓで発生する立ち上がりパルスの電圧がＲｅｆ＿Ｈより大きい場合、第２比較器ＣＰｒの出力端はハイレベル信号を出力する。二次側巻線Ｓで発生するパルス沿いの電圧が第２基準電圧Ｒｅｆ＿Ｈと第１基準電圧Ｒｅｆ＿Ｌ間の場合、第１比較器ＣＰｓと第２比較器ＣＰｒの出力端はともにローレベル信号を出力する。これにより、電圧の小さいパルスエッジ（例えばノイズ信号が発生するため）は、第１比較器ＣＰｓおよび第２比較器ＣＰｒにハイレベル信号を出力させない。

図４は、信号生成回路３の概略図である。図４に示すように、信号発生回路３は、第１信号ラッチ部３１、第１時間遅延部ＤＥＬＡＹ１、第２信号ラッチ部３２、第２時間遅延部ＤＥＬＡＹ２、第３信号ラッチ部３３、第３時間遅延部ＤＥＬＡＹ３、第４信号ラッチ部３４、第４時間遅延部ＤＥＬＡＹ４及び第５信号ラッチ部ＦＦ５を含む。
第１信号ラッチ部３１は、二次側巻線Ｓにおいて立ち下がりパルスエッジに応じて、第１ラッチ信号、例えば信号ＦＦｓ２＿Ｑを生成する。
第１の時間遅延部ＤＥＬＡＹ１は、二次側巻線Ｓにおいて立ち下がりパルスエッジに応答して、第１ラッチ信号ＦＦｓ２＿Ｑを遅延させて、駆動信号の時間長（例えば、第１の駆動信号ＳＧ１の時間長Ｔｓｇ１)よりも時間長ＤＬ１が小さい、第１の信号ラッチ部３１に第１の遅延信号を生成させる。
第２信号ラッチ部３２は、二次側巻線Ｓにおいて立上りパルスエッジに応答して、第２ラッチ信号、例えば信号ＦＦｒ２＿Ｑを生成する。
第２の時間遅延部ＤＥＬＡＹ２は、二次側巻線Ｓにおいて立上りパルスエッジに応答して、第２のラッチ信号ＦＦｒ２＿Ｑを遅延させて、駆動信号の時間長（例えば、第２の駆動信号ＳＧ２の時間長Ｔｓｇ２）よりも時間長ＤＬ２が小さい、第２の信号ラッチ部３２に第２の遅延信号を生成させる。
第３信号ラッチ部３３は、第１ラッチ信号、第２遅延信号及び第３遅延信号に応答して、第３ラッチ信号、例えばＦＦｓ４＿Ｑを生成する。
第３時間遅延部ＤＥＬＡＹ３は、二次側巻線Ｓにおいて立ち上がりパルスエッジに応答して、駆動信号の時間長(例えば、第１駆動信号ＳＧ１の時間長Ｔｓｇ１)よりも大きい時間長ＤＬ３を生成する。
第４信号ラッチ部３４は、第２ラッチ信号、第１遅延信号および第４遅延信号に応答して、第４ラッチ信号、例えばＦＦｒ４＿Ｑを生成する。
第４時間遅延部ＤＥＬＡＹ４は、二次側巻線Ｓにおいて立ち下がりパルスエッジに応答して、駆動信号の時間長(例えば、第２駆動信号ＳＧ２の時間長Ｔｓｇ２)よりも大きい時間長ＤＬ４を生成する。
第５信号ラッチ部ＦＦ５は、第３ラッチ信号および第４ラッチ信号に基づいてセット信号（ＳＥＴ）または前記リセット信号（ＲＥＳＥＴ）を出力する。例えば、第５信号ラッチ部ＦＦ５はＲＳフリップフロップであり、第５信号ラッチ部ＦＦ５のセット端子Ｓは第３ラッチ信号を受信し、第５信号ラッチ部ＦＦ５のリセット端子Ｒは第４ラッチ信号を受信する。

図４に示すように、第１信号ラッチ部３１は、第１ＲＳフリップフロップＦＦｓ１および第１ＤフリップフロップＦＦｓ２を含む。第１時間遅延部ＤＥＬＡＹ１は、第１ＲＳフリップフロップＦＦｓ１のＱ端子から出力される信号を遅延させて第１ＲＳフリップフロップＦＦｓ１のＲ端子に入力し、第１ＲＳフリップフロップＦＦｓ１のＱ端子に第１遅延信号を出力させる。
第２信号ラッチ部３２は、第２ＲＳフリップフロップＦＦｒ１および第２ＤフリップフロップＦＦｒ２を含む。第２時間遅延部ＤＥＬＡＹ２は、第２ＲＳフリップフロップＦＦｒ１のＱ端子から出力される信号を遅延させて第２ＲＳフリップフロップＦＦｒ１のＲ端子に入力し、第２ＲＳフリップフロップＦＦｒ１のＱ端子に第２遅延信号を出力させる。
第３信号ラッチ部３３は、第１アンド回路ＡＮＤ１、第３ＤフリップフロップＦＦｓ３、および第３ＲＳフリップフロップＦＦｓ４を含む。
第１アンド回路ＡＮＤ１は第２遅延信号ＦＦｒ１＿Ｑと第１ラッチ信号ＦＦｓ２＿Ｑとを受信し、第１アンド回路ＡＮＤ１の出力端子は、第３ＤフリップフロップＦＦｓ３のクロック入力端子ｃｋに接続される。
第３ＤフリップフロップＦＦｓ３のＱ端子と第３ＲＳフリップフロップＦＦｓ４のＳ端子とは、例えば、両者の間は直接接続されている。
第４信号ラッチ部３４は、第２アンド回路ＡＮＤ２、第４ＤフリップフロップＦＦｒ３、および第４ＲＳフリップフロップＦＦｒ４を含む。
第２アンド回路ＡＮＤ２は、第１遅延信号ＦＦｓ１＿Ｑと第２ラッチ信号ＦＦｒ２＿Ｑとを受信し、第２アンド回路ＡＮＤ２の出力端子は、第４ＤフリップフロップＦＦｒ３のクロック入力端子ｃｋに接続される。
第４ＤフリップフロップＦＦｒ３のＱ端子と第４ＲＳフリップフロップＦＦｒ４のＳ端子とは接続されており、例えば両者の間は第４ノット回路ＮＯＴ４を介して接続されている。
第４ＤフリップフロップＦＦｒ３のＱ端子は第３時間遅延部ＤＥＬＡＹ３の入力端子と第１ノット回路ＮＯＴ１の入力端子とに接続され、第３時間遅延部ＤＥＬＡＹ３の出力端子と第１ノット回路ＮＯＴ１の出力端子はそれぞれ第１オア回路ＯＲ１の入力端子に接続され、第１オア回路ＯＲ１の出力端子は第３ＲＳフリップフロップＦＦｓ４のＲ端子に接続される。
第３ＤフリップフロップＦＦｓ３のＱ端子は、第２ノット回路ＮＯＴ２の入力端子に接続されている。第２ノット回路ＮＯＴ２の出力端子は、第４時間遅延部ＤＥＬＡＹ４の入力端子と第３ノット回路ＮＯＴ３の入力端子とに接続され、第４時間遅延部ＤＥＬＡＹ４の出力端子と第３ノット回路ＮＯＴ３の出力端子とは、それぞれ第２オア回路ＯＲ２の２つの入力端子に接続されている。第２オア回路ＯＲ２の出力端子は、第４ＲＳフリップフロップＦＦｒ４のＲ端子に接続されている。

図５は、本願の半導体装置１００における各部信号のタイミングチャートである。次に、本発明の実施形態に係る半導体装置１００の動作原理について、図５に示すタイミングチャートに従って説明する
図５に示すように、時刻ｔ１において入力信号Ｖｓｇがローレベルからハイレベルになると、立ち上がりパルスエッジが発生し、第１入力信号ＳＧ１がトリガされ、第１入力信号ＳＧ１がトランジスタＱ１およびＱ３のゲート、すなわちＱｇ１およびＱｇ３に入力される。第１入力信号ＳＧ１の時間長はＴｓｇ１である。
第１入力信号ＳＧ１の立ち上がりエッジは、トランスＴ１の二次側巻線Ｓにおいて立ち下がりパルスエッジ、すなわち、図５のＴ１（Ｓ）に示すように生成される。この立ち下がりパルスは発生する電圧が第１基準電圧Ｒｅｆ＿Ｌより負極方向に大きいので（図５の「Ｃｐｒ，ＣＰｓ ｉｎｐｕｔ」に示す）、第１比較器ＣＰｓの出力端子は、順方向のパルス（図５のＣＰｓ＿ｏｕｔに示す）を出力する。
第１比較器ＣＰｓの出力ＣＰｓ＿ｏｕｔは第１ＲＳフリップフロップＦＦｓ１のセット端子Ｓに入力され、図５の信号ＦＦｓ１＿Ｑに示すように第１ＲＳフリップフロップＦＦｓ１のＱ端子の出力信号がハイレベルとなり、このハイレベル信号が第１ＤフリップフロップＦＦｓ２のクロック入力端子ｃｋに入力され、図５のＦＦｓ２＿Ｑに示すように第１ＤフリップフロップＦＦｓ２のＱ端子の出力信号ＦＦｓ２＿Ｑがローレベルからハイレベルとなる。
また、信号ＦＦｓ１＿Ｑは、第１時間遅延部ＤＥＬＡＹ１を通って、遅延時間ＤＬ１経過後、第１ＲＳフリップフロップＦＦｓ１のリセット端子Ｒに入り、ＦＦｓ１＿Ｑがローレベルになる。従って、信号ＦＦｓ１＿Ｑのハイレベルの時間長はＤＬ１、すなわち信号ＦＦｓ１＿Ｑは第１の遅延信号となる。
信号ＦＦｓ１＿Ｑは第２アンド回路ＡＮＤ２の一方の入力端子に入力され、第２ＤフリップフロップＦＦｒ２のＱ端子から出力される信号ＦＦｒ２＿Ｑは第２アンド回路ＡＮＤ２の他方の入力端子に入力、信号ＦＦｒ２＿Ｑは依然としてハイレベルを維持しているので、第２アンド回路ＡＮＤ２が出力する信号はハイレベルであり、このハイレベルは時刻ｔ１の時点から時間長ＤＬ１となる。
ＡＮＤ２出力のハイレベルにより第４のＤフリップフロップＦＦｒ３のＱ端子の出力信号ＦＦｒ３＿Ｑはローレベルからハイレベルとなり、このハイレベル信号は第1ノット回路ＮＯＴ１、第３時間遅延部ＤＥＬＡＹ３、第１オア回路ＯＲ１を経てＲＳフリップフロップＦＦｓ４のリセット端子Ｒの信号がローレベルとなり、このローレベル信号はｔ１時点から、かつ、時間長がＤＬ３となる。

図５に示すように、時刻t２において第１入力信号ＳＧ１の立ち下がりエッジは、Ｔ１（Ｓ）に示すトランスＴ１の二次側巻線Ｓにおいて立ち上がりパルスエッジになる。この立ち上がりパルスは発生する電圧が第２基準電圧Ｒｅｆ＿Ｈより大きいので（図５の「Ｃｐｒ，ＣＰｓ＿ｉｎｐｕｔ」に示す）、第２比較器ＣＰｒの出力端子は順方向のパルス（図５のＣＰｒ＿ｏｕｔに示す）を出力する。
第２比較器の出力信号ＣＰｒ＿ｏｕｔは、第２ＲＳフリップフロップＦＦｒ１のＱ端子の出力信号(図５のＦＦｒ１＿Ｑに示す)が時刻ｔ２からハイレベルとなり、このハイレベル信号が、第２ＤフリップフロップＦＦｒ２のクロック入力端子ｃｋに入力され、第２ＤフリップフロップＦＦｒ２のＱ端子の出力信号(図５のＦＦｒ２＿Ｑに示す)がハイレベルからローレベルとなる。
信号ＦＦｒ１＿Ｑは第２時間遅延部ＤＥＬＡＹ２を介して遅延時間ＤＬ２を経過後、第２ＲＳフリップフロップＦＦｒ１のリセット端子Ｒに入り、信号ＦＦｒ１＿Ｑがローレベルになるので、信号ＦＦｒ１＿Ｑのハイレベルの時間長はＤＬ２、すなわち信号ＦＦｒ１＿Ｑは第２の遅延信号となる。
また、信号ＦＦｒ１＿Ｑは第１アンド回路ＡＮＤ１の一方の入力端子に入力され、第１ＤフリップフロップＦＦｓ２のＱ端子から出力される信号ＦＦｓ２＿Ｑが第１アンド回路ＡＮＤ１の他方の入力端子に入力される。ここで、信号ＦＦｓ２＿Ｑは依然としてハイレベルを維持しているので、第１アンド回路ＡＮＤ１から出力される信号はハイレベルになり、このハイレベルはｔ２時点から時間長ＤＬ２となる。
第１アンド回路ＡＮＤ１出力のハイレベルにより第３ＤフリップフロップＦＦｓ３のＱ端子の出力信号ＦＦｓ３＿Ｑはローレベルからハイレベルとなり、このハイレベルは第３ＲＳフリップフロップＦＦｓ４のセット端子Ｓに入力され、第３ＲＳフリップフロップＦＦｓ４の出力端子Ｑの信号ＦＦｓ４＿Ｑは、時刻ｔ２においてローレベルからハイレベルとなり、第５信号ラッチ部ＦＦ５の端子Ｑの信号ＦＦ５＿Ｑは、時刻ｔ２においてローレベルからハイレベル、すなわち信号ＦＦ５＿Ｑは、図３の半導体装置１００が出力するセット信号となる。信号ＦＦ５＿Ｑは、ハイレベルのゲート電圧を形成するためにドライバＤＲＶに出力されてもよい。

トランスＴ１の二次側巻線Ｓが順方向パルスを発生する時刻ｔ２とｔ１との間の時間間隔がＤＬ３よりも大きい場合、第３ＲＳフリップフロップＦＦｓ４のリセット端子信号ＦＦｓ４＿Ｒがハイレベルに復帰することで信号ＦＦｓ４＿Ｑはローレベルを維持し、このとき、この順方向パルスはノイズ信号によるものと考えられる。従って、第３の時間遅延部ＤＥＬＡＹ３の遅延時間ＤＬ３により、ノイズ信号による間隔時間の長い一対のパルスエッジを遮蔽することができる。また、第１の時間遅延部ＤＥＬＡＹ１の遅延時間ＤＬ１により、ノイズ信号による時間間隔が短い（すなわち、時間間隔がＤＬ１未満）一対のパルスエッジを遮蔽することができる。これにより、第１の時間遅延部と第３の時間遅延部とを設けることにより、時間間隔が所定の時間範囲内（例えば、所定の時間範囲が［ＤＬ１，ＤＬ３］）である一対の有効パルスエッジを特定することができ、入力信号がＳＧ１であると判断することができる。

図５に示すように、時刻ｔ３において入力信号Ｖｓｇがハイレベルからローレベルとなり、第２入力信号ＳＧ２がトリガされ、第２入力信号ＳＧ２がトランジスタＱ２およびＱ４のゲート、すなわちＱｇ２およびＱｇ４に入力される。ここで、第２入力信号ＳＧ２の時間長はＴｓｇ２である。
時刻ｔ３において、トランスＴ１の二次側巻線Ｓが立ち上がりパルスエッジを発生するが、以降の各信号についての説明は、時刻ｔ２の関連説明を参照することができる。
図５に示すように、時刻ｔ４の第２入力信号ＳＧ２の立ち下がりエッジにおいて、トランスＴ１の二次側巻線Ｓにおいて立ち下がりパルスエッジ、すなわちＴ１（Ｓ）に示すように発生する。以降の各信号についての説明は、時刻ｔ１の説明を参照することができる。

時刻ｔ４において、第４ＲＳフリップフロップＦＦｒ４の端子Ｑがハイレベルに出力され、第５信号ラッチ部ＦＦ５の端子Ｑの信号ＦＦ５＿Ｑがハイレベルからローレベル、すなわち信号ＦＦ５＿Ｑは、図３の半導体装置１００が出力するリセット信号となる。信号ＦＦ５＿Ｑは、ローレベルのゲート電圧を形成するためにドライバに出力される。
第１入力信号ＳＧ１と同様に、第２の時間遅延部ＤＥＬＡＹ２と第４の時間遅延部ＤＥＬＡＹ４とを設けることにより、時間間隔が所定の時間範囲内（例えば、所定の時間範囲が［ＤＬ２，ＤＬ４］）の一対の有効パルスエッジを特定することができ、入力信号がＳＧ２であると判断することができる。このようにして、時間間隔が短い（例えば、時間間隔がＤＬ２未満)又は時間間隔が長い（例えば、時間間隔がＤＬ４より大きい）ノイズ信号によるパルスエッジを遮蔽することができる。

本発明の実施の形態１による、トランスの二次側巻線側において、一対の有効パルスエッジにおける各パルスの極性に基づいて、セット信号又はリセット信号を出力し、この一対の有効パルスエッジにおける２つのパルスは極性が逆であり、時間間隔が所定の時間範囲内であるため、極性が逆の２つのパルスエッジに基づいてセット信号又はリセット信号を判断する。従って、本願の判断結果は、１つの立ち上がりエッジ又は1つの立ち下がりエッジのみに基づいて判断するよりも信頼性が高く、また、時間の短いノイズ又は時間の長いノイズ信号によるパルスエッジの間隔が所定の時間範囲外であるため、ノイズ信号の影響を効果的に除去することができる。

（第２の実施の形態）
本願の実施形態２は、実施形態１の半導体装置１００を備え、これを統合した電子機器を提供する。
電子機器は、入力信号Ｖｓｇを生成するための入力回路をさらに備えることができる。また、電子機器は、半導体装置１００から出力されたセット信号またはリセット信号に基づいて発生したゲート電圧をバックエンド回路に供給して、バックエンド回路におけるトランジスタのオンまたはオフを制御するバックエンド回路を備えていてもよい。
本願の実施例２によれば、ノイズ信号の影響を効果的に除去し、リセット信号とセット信号の精度を向上させ、電子機器の信頼性を向上させることができる。

以上、特定の実施形態に関連して本願について説明したが、これらの説明はすべて例示的であり、本願の保護範囲の制限ではないことを当業者は認識すべきである。当業者は、本願の精神及び原理に基づいて、本願に対して種々の変形及び修正を行うことができ、これらの変形及び修正も本願の範囲内にある。

１ 駆動回路
２ パルスエッジ検出回路
３ 信号発生回路
１１ 第１駆動回路
１２ 第２駆動回路
３１ 第１信号ラッチ部
３２ 第２信号ラッチ部
３３ 第３信号ラッチ部
３４ 第４信号ラッチ部
ＦＦ５ 第５信号ラッチ部
１００ 半導体装置
Ｃ１ コンデンサ
ＣＰｒ、ＣＰｓ 比較器
ＡＮＤ１～２ アンド回路
ＤＥＬＡＹ１～４ 時間遅延部
ＦＦｒ１、ＦＦｒ４、ＦＦｓ１、ＦＦｓ４ ＲＳフリップフロップ
ＦＦｒ２～３、ＦＦｓ２～３ Ｄフリップフロップ
ＮＯＴ１～４ ノット回路
ＯＲ１～２ オア回路
Ｑ１～４ トランジスタ
Ｒ１～Ｒ５ 抵抗
Ｔ１ トランス

Claims (9)

1. 一次側巻線及び二次側巻線を備えるトランスと、
   前記一次側巻線に接続されて、前記一次側巻線に駆動信号を印加する駆動回路と、
   前記二次側巻線に接続されて、前記二次側巻線に発生したパルスエッジを検出するパルスエッジ検出回路と、
   一対の実効パルスエッジのうちの各パルスエッジの極性に応じて、セット信号及びリセット信号のうちの一方を出力する信号発生回路を含み、
   前記信号発生回路は、前記実効パルスエッジのうちの２つのパルスエッジの極性が逆となり、前記２つのパルスエッジの時間間隔が所定の時間範囲内である場合に、前記セット信号及びリセット信号のうちの一方を出力する、半導体装置。
2. 前記駆動回路が、第１の駆動回路と第２の駆動回路とを含み、
   前記第１の駆動回路が前記一次側巻線の一端に接続されて、前記一次側巻線へ第１の駆動信号を入力し、
   前記第２の駆動回路が前記一次側巻線の他端に接続されて、前記一次側巻線へ第２の駆動信号を入力する、請求項１に記載の半導体装置。
3. 前記信号発生回路は、
   前記パルスエッジの立ち下がりに応答して、第１のラッチ信号を生成する第１の信号ラッチ部と、
   前記パルスエッジの立ち下がりに応答して、前記第１のラッチ信号を遅延して前記第１の信号ラッチ部に供給することで、前記駆動信号の時間長さよりも短い時間長さを有する第１の遅延信号を前記第１の信号ラッチ部に生成させる第１の時間遅延部と、
   前記パルスエッジの立ち上がりに応答して、第２のラッチ信号を生成する第２の信号ラッチ部と、
   前記パルスエッジの立ち上がりに応答して、前記第２のラッチ信号を遅延して前記第２の信号ラッチ部に供給することで、前記駆動信号の時間長さよりも短い時間長さを有する第２の遅延信号を前記第２の信号ラッチ部に生成させる、第２の時間遅延部と、
   前記第１のラッチ信号、前記第２の遅延信号及び第３の遅延信号に応答し、第３のラッチ信号を生成する第３の信号ラッチ部と、
   前記パルスエッジの立ち上がりに応答し、前記駆動信号の時間長さよりも長い時間長さを有する前記第３の遅延信号を生成する第３の時間遅延部と、
   前記第２のラッチ信号、前記第１の遅延信号及び第４の遅延信号に応答し、第４のラッチ信号を生成する第４の信号ラッチ部と、
   前記パルスエッジの立ち下がりに応答し、前記駆動信号の時間長さよりも長い時間長さを有する前記第４の遅延信号を生成する第４の時間遅延部と、
   前記第３のラッチ信号及び前記第４のラッチ信号に応じて、前記セット信号又は前記リセット信号を出力する第５信号ラッチ部と、を含む、請求項１に記載の半導体装置。
4. 前記第５信号ラッチ部がＲＳフリップフロップであり、
   前記第５信号ラッチ部のセット端子が前記第３のラッチ信号を受信し、
   前記第５信号ラッチ部のリセット端子が前記第４のラッチ信号を受信する、請求項３に記載の半導体装置。
5. 前記第３の信号ラッチ部が第１のＡＮＤ回路、第３のＤフリップフロップ及び第３のＲＳフリップフロップを含み、
   前記第1のＡＮＤ回路が前記第２の遅延信号及び前記第1のラッチ信号を受信し、前記第１のＡＮＤ回路の出力端子が前記第３のＤフリップフロップのクロック入力端子に接続されて、
   前記第３のＤフリップフロップのＱ端子が前記第３のＲＳフリップフロップのＳ端子に接続される、請求項３に記載の半導体装置。
6. 前記第４の信号ラッチ部が第２のＡＮＤ回路、第４のＤフリップフロップ及び第４のＲＳフリップフロップを含み、
   前記第２のＡＮＤ回路が前記第１の遅延信号及び前記第２のラッチ信号を受信し、前記第２のＡＮＤ回路の出力端子が前記第４のＤフリップフロップのクロック入力端子に接続されて、
   前記第４のＤフリップフロップのＱ端子が前記第４のＲＳフリップフロップのＳ端子に接続される、請求項５に記載の半導体装置。
7. 前記第４のＤフリップフロップのＱ端子が前記第３の時間遅延部の入力端子及び第１のＮＯＴ回路の入力端子に接続されて、前記第３の時間遅延部の出力端子及び前記第１のＮＯＴ回路の出力端子が第１のＯＲ回路の入力端子にそれぞれ接続されて、前記第１のＯＲ回路の出力端子が前記第３のＲＳフリップフロップのＲ端子に接続される、請求項６に記載の半導体装置。
8. 前記第３のＤフリップフロップのＱ端子が第２のＮＯＴ回路の入力端子に接続され、
   前記第２のＮＯＴ回路の出力端子が第４の時間遅延部の入力端子及び第３のＮＯＴ回路の入力端子に接続されて、前記第4の時間遅延部の出力端子及び前記第３のＮＯＴ回路の出力端子が第２のＯＲ回路の入力端子にそれぞれ接続されて、前記第２のＯＲ回路の出力端子が前記第４のＲＳフリップフロップのＲ端子に接続される、請求項６に記載の半導体装置。
9. 請求項１から請求項８のうちのいずれか一項に記載の半導体装置を備える電子機器。