JP7841200B2 - 半導体メモリ素子及びその製造方法 - Google Patents

半導体メモリ素子及びその製造方法

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Description

本発明は半導体メモリ素子及びその製造方法に関し、より詳細にはＳＲＡＭセルを含む半導体メモリ素子及びその製造方法に関する。
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分することができる。電子産業が高度に発展するに連れ、半導体素子の特性に対する要求がますます増加している。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対して要求がますます増加している。このような要求特性を充足させるために半導体素子内構造はますます複雑になり、また、半導体素子はますます高集積化されている。
米国特許９，２０２，７５１号公報
本発明が解決しようとする課題は電気的特性が向上した半導体メモリ素子を提供することにある。
本発明が解決しようとする他の課題は電気的特性が向上した半導体メモリ素子の製造方法を提供することにある。
本発明の概念にしたがう半導体メモリ素子は、基板の上の活性パターンであって、その上部にソース／ドレーンパターンを含む活性パターンと、前記活性パターン上に提供されて第１方向に延長されるゲート電極であって、前記ゲート電極と前記ソース／ドレーンパターンは前記第１方向と交差する第２方向に互いに隣接する、ゲート電極と、前記ソース／ドレーンパターン及び前記ゲート電極に接続してこれらを互いに電気的に連結する共有コンタクトと、を含むことができる。前記共有コンタクトは、前記ソース／ドレーンパターンに電気的に連結される活性コンタクト及び前記ゲート電極に電気的に連結されるゲートコンタクトを含み、前記ゲートコンタクトは、前記ゲート電極に接続する本体部、及び前記本体部から前記第２方向に突出した突出部を含み、前記突出部は前記活性コンタクトの内部に延長されて前記活性コンタクト内に埋め込まれることができる。
本発明の他の概念にしたがう半導体メモリ素子は、基板の上のＳＲＡＭセルを含むことができる。前記ＳＲＡＭセルは、第１プルアップ／ダウントランジスタ及び第２プルアップ／ダウントランジスタ、及び前記第１プルアップ／ダウントランジスタの第１共通ソース／ドレーンと前記第２プルアップ／ダウントランジスタの第１共通ゲートを連結する第１ノードを含むことができる。前記第１ノードは、前記第１共通ソース／ドレーン及び前記第１共通ゲートに接続してこれらを互いに電気的に連結する第１共有コンタクトを含み、前記第１共有コンタクトは、前記第１共通ソース／ドレーンに電気的に連結される活性コンタクト及び前記第１共通ゲートに電気的に連結されるゲートコンタクトを含み、前記ゲートコンタクトは、前記第１共通ゲートに接続する本体部、及び前記本体部から前記活性コンタクトに向けて突出した突出部を含み、前記本体部の上面は前記活性コンタクトの上面と共面をなし、前記突出部は前記活性コンタクトと重畳され、前記本体部は前記活性コンタクトから水平方向にオフセットされることができる。
本発明のその他の概念にしたがう半導体メモリ素子は、ビットセル領域を含む基板、前記ビットセル領域上の第１活性パターン及び第２活性パターンであって、前記第１活性パターンは前記第２活性パターンから第１方向に離隔され、前記第１活性パターンはその上部に第１ソース／ドレーンパターンを含み、前記第２活性パターンはその上部に第２ソース／ドレーンパターンを含む、第１活性パターン及び第２活性パターン、前記基板上に提供されて前記第１及び第２活性パターンの各々の下部の側壁を覆う素子分離膜であって、前記第１及び第２活性パターンの各々の上部は前記素子分離膜上に突出される、素子分離膜、前記第１活性パターン上に提供されて前記第１方向に延長されるゲート電極であって、前記ゲート電極と前記第１ソース／ドレーンパターンは前記第２方向に互いに隣接する、ゲート電極、前記ゲート電極と前記第１活性パターンとの間のゲート絶縁膜、前記ゲート電極の少なくとも１つの側壁上のゲートスペーサー、前記ゲート電極上のゲートキャッピングパターン、前記ゲートキャッピングパターン上の層間絶縁膜、前記層間絶縁膜を貫通して前記第１及び第２ソース／ドレーンパターンに接続する活性コンタクトであって、前記活性コンタクトは前記第１方向に延長されながら、前記第１及び第２ソース／ドレーンパターンは互いに連結する、活性コンタクト、各々の前記第１及び第２ソース／ドレーンパターンと前記活性コンタクトとの間のシリサイドパターン、前記ゲートキャッピングパターンを貫通して前記ゲート電極に接続するゲートコンタクト、及び前記層間絶縁膜上に順次的に積層された第１配線層、第２配線層及び第３配線層を含むことができる。前記ゲートコンタクトは、前記ゲート電極に接続する本体部、及び前記本体部から前記第２方向に突出した突出部を含み、前記突出部は前記活性コンタクトの内部に延長されて前記活性コンタクト内に埋め込まれることができる。
本発明のその他の概念にしたがう半導体メモリ素子の製造方法は、基板上に活性パターンを形成すること、前記活性パターン上に第１方向に延長されるゲート電極を形成すること、前記活性パターン上部にソース／ドレーンパターンを形成することであって、前記ゲート電極と前記ソース／ドレーンパターンは前記第１方向と交差する第２方向に互いに隣接する、形成すること、前記ソース／ドレーンパターンに接続する活性コンタクトを形成すること、前記活性コンタクト及び前記ゲート電極に接続するゲートコンタクトを形成することであって、前記ゲートコンタクトの少なくとも一部は前記活性コンタクトと垂直方向に重畳する、形成すること、前記活性コンタクトの上面が露出される時まで平坦化工程を遂行することを含むことができる。前記活性コンタクトと前記ゲートコンタクトは互いに連結されて１つの共有コンタクトを構成することができる。
本発明によれば、ＳＲＡＭセルの第１ノード及び第２ノードの各々は、活性コンタクトとゲートコンタクトで構成された共有コンタクトを含むことができる。ゲートコンタクトは活性コンタクトに向けて突出した突出部を含むことによって、共有コンタクトの電気抵抗を減少させ、ゲートコンタクトと活性コンタクトとの間の誤整列を防ぐことがきる。結果的に、本発明に係る半導体メモリ素子の信頼度及び電気的特性を向上させることができる。
本発明の実施形態に係るＳＲＡＭセルの等価回路図である。 本発明の実施形態に係る半導体メモリ素子の配線層を示した斜視図である。 図２のメモリセルを示した平面図である。 本発明の実施形態に係る半導体メモリ素子を説明するための平面図である。 図４のＡ－Ａ’線に沿う断面図である。 図４のＢ－Ｂ’線に沿う断面図である。 図４のＣ－Ｃ’線に沿う断面図である。 図４のＤ－Ｄ’線に沿う断面図である。 図４のＥ－Ｅ’線に沿う断面図である。 図５ＢのＭ領域を拡大した断面図である。 図６Ａの第１共有コンタクトを簡略に示した斜視図である。 本発明の比較例によることであって、図５ＢのＭ領域を拡大した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。 本発明の他の実施形態に係る半導体メモリ素子を説明するための図面であって、図５ＢのＭ領域を拡大した断面図である。 本発明の実施形態に係る半導体メモリ素子を説明するための図面であって、図４のＡ－Ａ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子を説明するための図面であって、図４のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子を説明するための図面であって、図４のＤ－Ｄ’線に沿う断面図である。
図１は本発明の実施形態に係るＳＲＡＭセルの等価回路図である。
図１を参照すれば、本発明の実施形態に係るＳＲＡＭセルは第１プルアップトランジスタＴＵ１、第１プルダウントランジスタＴＤ１、第２プルアップトランジスタＴＵ２、第２プルダウントランジスタＴＤ２、第１パス－ゲートトランジスタＴＡ１、及び第２パス－ゲートトランジスタＴＡ２を含むことができる。第１及び第２プルアップトランジスタＴＵ１、ＴＵ２はＰＭＯＳトランジスタであり得る。第１及び第２プルダウントランジスタＴＤ１、ＴＤ２及び第１及び第２パス－ゲートトランジスタＴＡ１、ＴＡ２はＮＭＯＳトランジスタであり得る。
第１プルアップトランジスタＴＵ１の第１ソース／ドレーン及び第１プルダウントランジスタＴＤ１の第１ソース／ドレーンは第１ノードＮ１に連結することができる。第１プルアップトランジスタＴＵ１の第２ソース／ドレーンは電源ラインＶＤＤに連結することができ、第１プルダウントランジスタＴＤ１の第２ソース／ドレーンは接地ラインＶＳＳに連結することができる。第１プルアップトランジスタＴＵ１のゲート及び第１プルダウントランジスタＴＤ１のゲートは互いに電気的に連結することができる。第１プルアップトランジスタＴＵ１及び第１プルダウントランジスタＴＤ１は第１インバータを構成することができる。第１プルアップ及び第１プルダウントランジスタＴＵ１、ＴＤ１の互いに連結されたゲートは前記第１インバータ入力端に該当することができ、第１ノードＮ１は前記第１インバータ出力端に該当することができる。
第２プルアップトランジスタＴＵ２の第１ソース／ドレーン及び第２プルダウントランジスタＴＤ２の第１ソース／ドレーンは第２ノードＮ２に連結することができる。第２プルアップトランジスタＴＵ２の第２ソース／ドレーンは電源ラインＶＤＤに連結することができ、第２プルダウントランジスタＴＤ２の第２ソース／ドレーンは接地ラインＶＳＳに連結することができる。第２プルアップトランジスタＴＵ２のゲート及び第２プルダウントランジスタＴＤ２のゲートは互いに電気的に連結することができる。したがって、第２プルアップトランジスタＴＵ２及び第２プルダウントランジスタＴＤ２は第２インバータを構成することができる。第２プルアップ及び第２プルダウントランジスタＴＵ２、ＴＤ２の互いに連結されたゲートは前記第２インバータ入力端に該当することができ、第２ノードＮ２は前記第２インバータ出力端に該当することができる。
前記第１及び第２インバータを結合してラッチ構造（ｌａｔｃｈ ｓｔｒｕｃｔｕｒｅ）を構成することができる。即ち、第１プルアップ及び第１プルダウントランジスタＴＵ１、ＴＤ１のゲートが第２ノードＮ２に電気的に連結することができ、第２プルアップ及び第２プルダウントランジスタＴＵ２、ＴＤ２のゲートが第１ノードＮ１に電気的に連結することができる。第１パス－ゲートトランジスタＴＡ１の第１ソース／ドレーンは第１ノードＮ１に連結することができ、第１パス－ゲートトランジスタＴＡ１の第２ソース／ドレーンは第１ビットラインＢＬ１に連結することができる。第２パス－ゲートトランジスタＴＡ２の第１ソース／ドレーンは第２ノードＮ２に連結することができ、第２パス－ゲートトランジスタＴＡ２の第２ソース／ドレーンは第２ビットラインＢＬ２に連結することができる。第１及び第２パス－ゲートトランジスタＴＡ１、ＴＡ２のゲートはワードラインＷＬに電気的に接続することができる。したがって、本発明の実施形態に係るＳＲＡＭセルを具現化することができる。
図２は本発明の実施形態に係る半導体メモリ素子の配線層を示した斜視図である。図３は図２のメモリセルを示した平面図である。
図２及び図３を参照すれば、基板１００上にメモリセルＣＥを提供することができる。図３を参照すれば、メモリセルＣＥは２Ｘ２に配列された第１乃至第４ビットセルＣＥ１－ＣＥ４を含むことができる。各々の第１乃至第４ビットセルＣＥ１－ＣＥ４は、先に図１を参照して説明したＳＲＡＭセルであり得る。代表的に、第１ビットセルＣＥ１に関する具体的な構造は図４及び図５Ａ乃至図５Ｅを参照して後述する。第２乃至第４ビットセルＣＥ２、ＣＥ３、ＣＥ４の各々は、第１ビットセルＣＥ１と対称構造を有することができる。
メモリセルＣＥ上に第１配線層Ｍ１、第２配線層Ｍ２、及び第３配線層Ｍ３を提供することができる。第１乃至第３配線層Ｍ１、Ｍ２、Ｍ３は順次的に積層することができる。第１乃至第３配線層Ｍ１、Ｍ２、Ｍ３は導電性金属窒化物（例えば、チタニウム窒化物又はタンタルニウム窒化物）及び金属物質（例えば、チタニウム、タンタルニウム、タングステン、銅、又はアルミニウム）の中で少なくとも１つを含むことができる。
第１配線層Ｍ１は第２方向Ｄ２に延長される第１ビットラインＢＬ１、第２ビットラインＢＬ２、及び電源ラインＶＤＤを含むことができる。電源ラインＶＤＤは第１ビットラインＢＬ１と第２ビットラインＢＬ２との間に介在することができる。平面視において、第１ビットラインＢＬ１、第２ビットラインＢＬ２、及び電源ラインＶＤＤはライン形状を有することができる。電源ラインＶＤＤの第１の方向Ｄ１への幅は、第１及び第２ビットラインＢＬ１、ＢＬ２の各々の第１の方向Ｄ１への幅より大きくすることができる。
第１配線層Ｍ１は、第１及び第２ビットラインＢＬ１、ＢＬ２に隣接する第１下部ランディングパッドＬＬＰ１及び第２下部ランディングパッドＬＬＰ２をさらに含むことができる。第１及び第２下部ランディングパッドＬＬＰ１、ＬＬＰ２は第２方向Ｄ２に沿って配列することができる。平面視において、第１及び第２下部ランディングパッドＬＬＰ１、ＬＬＰ２は島形状（ｉｓｌａｎｄ ｓｈａｐｅ）を有することができる。
第１配線層Ｍ１は、第１ビットラインＢＬ１、第２ビットラインＢＬ２、電源ラインＶＤＤ、第１下部ランディングパッドＬＬＰ１、及び第２下部ランディングパッドＬＬＰ２の下に各々提供された第１ビアをさらに含むことができる。第１ビアを通じて、メモリセルＣＥと第１配線層Ｍ１を電気的に連結することができる。
第２配線層Ｍ２は接地ラインＶＳＳ及び上部ランディングパッドＵＬＰを含むことができる。接地ラインＶＳＳはメッシュ形状の導電構造体であり得る。接地ラインＶＳＳは少なくとも１つの第１開口部ＯＰ１を有することができる。具体的に、接地ラインＶＳＳは第２方向Ｄ２に延長される第１部分Ｐ１及び第１の方向Ｄ１に延長される第２部分Ｐ２を含むことができる。第１部分Ｐ１の幅は第２部分Ｐ２の幅より大きくすることができる。互いに隣接する一対の第１部分Ｐ１及び互いに隣接する一対の第２部分Ｐ２によって第１開口部ＯＰ１を定義することができる。
第１開口部ＯＰ１内に一対の上部ランディングパッドＵＬＰを配置することができる。第１開口部ＯＰ１内の一対の上部ランディングパッドＵＬＰは第２方向Ｄ２に配列することができる。平面視において、上部ランディングパッドＵＬＰは島形状（ｉｓｌａｎｄ ｓｈａｐｅ）を有することができる。
接地ラインＶＳＳの第２部分Ｐ２は第１下部ランディングパッドＬＬＰ１と各々垂直方向に重畳することができる。上部ランディングパッドＵＬＰは第２下部ランディングパッドＬＬＰ２と各々垂直方向に重畳することができる。
第２配線層Ｍ２は、接地ラインＶＳＳ、及び上部ランディングパッドＵＬＰ下に各々提供された第２ビアＶＩ２をさらに含むことができる。接地ラインＶＳＳが第２ビアＶＩ２を通じて第１配線層Ｍ１の第１下部ランディングパッドＬＬＰ１と電気的に連結することができる。接地ラインＶＳＳ下に第２ビアＶＩ２が複数に提供されるので、複数の第１下部ランディングパッドＬＬＰ１が１つの接地ラインＶＳＳに共通に連結することができる。上部ランディングパッドＵＬＰが第２ビアＶＩ２を通じて第１配線層Ｍ１の第２下部ランディングパッドＬＬＰ２と電気的に連結することができる。
本発明の実施形態によれば、第２配線層Ｍ２は接地ラインＶＳＳ、上部ランディングパッドＵＬＰ、及び第２ビアＶＩ２のみで構成することができる。再び言えば、第２配線層Ｍ２は接地ラインＶＳＳを除いた他のライン（例えば、ビットライン、電源ライン、及びワードライン）を含まなくてもよい。
第３配線層Ｍ３は第１の方向Ｄ１に延長されるワードラインＷＬを含むことができる。ワードラインＷＬは第２方向Ｄ２に配列することができる。平面視において、ワードラインＷＬはライン形状を有することができる。
第３配線層Ｍ３は、ワードラインＷＬ下に提供された第３ビアＶＩ３をさらに含むことができる。ワードラインＷＬが第３ビアＶＩ３を通じて第２配線層Ｍ２の上部ランディングパッドＵＬＰと電気的に連結することができる。再び言えば、ワードラインＷＬが第３ビアＶＩ３、上部ランディングパッドＵＬＰ、及び第２ビアＶＩ２を通じて第１配線層Ｍ１の第２下部ランディングパッドＬＬＰ２と電気的に連結することができる。
本発明の実施形態によれば、第３配線層Ｍ３はワードラインＷＬ及び第３ビアＶＩ３のみで構成することができる。再び言えば、第３配線層Ｍ３はワードラインＷＬを除いた他のライン（例えば、ビットライン、電源ライン、及び接地ライン）を含まなくてもよい。
図４は本発明の実施形態に係る半導体メモリ素子を説明するための平面図である。図５Ａ乃至図５Ｅは各々図４のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線、Ｄ－Ｄ’線、及びＥ－Ｅ’線に沿う断面図である。図６Ａは図５ＢのＭ領域を拡大した断面図である。図６Ｂは図６Ａの第１共有コンタクトを簡略に示した斜視図である。図４は図３の第１ビットセル及び第２ビットセルの平面図であって、図１の回路図にしたがうＳＲＡＭセルを示したものである。
図１、図３、図４、及び図５Ａ乃至図５Ｅを参照すれば、基板１００上の第１ビットセルＣＥ１及び第２ビットセルＣＥ２の各々は図１のＳＲＡＭセルを含むことができる。第２ビットセルＣＥ２は第１ビットセルＣＥ１と第２方向Ｄ２に隣接するように配置することができる。第１及び第２ビットセルＣＥ１、ＣＥ２上に第１及び第２活性パターンＡＰ１、ＡＰ２、ゲート電極ＧＥ、活性コンタクトＡＣ、及びゲートコンタクトＧＣを提供することができる。以下、第１ビットセルＣＥ１を代表的に詳細に説明する。
基板１００上に素子分離膜ＳＴを提供することができる。素子分離膜ＳＴは第１及び第２活性パターンＡＰ１、ＡＰ２を定義することができる。基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板であり得る。素子分離膜ＳＴはシリコン酸化膜のような絶縁材料を含むことができる。
第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部であり得る。互いに隣接する第１及び第２活性パターンＡＰ１、ＡＰ２の間にトレンチＴＲを定義することができる。素子分離膜ＳＴはトレンチＴＲを満たすことができる。第１及び第２活性パターンＡＰ１、ＡＰ２の上部は素子分離膜ＳＴに比べて垂直方向に突出することができる。第１及び第２活性パターンＡＰ１、ＡＰ２の上部の各々は素子分離膜ＳＴ上に垂直方向に突出したフィン（ｆｉｎ）形状を有することができる。再び言えば、第１及び第２活性パターンＡＰ１、ＡＰ２の各々は活性フィンであり得る。
本実施形態によれば、第１ビットセルＣＥ１は一対の第１活性パターンＡＰ１及び二対の第２活性パターンＡＰ２を含むことができる。二対の第２活性パターンＡＰ２の中で一対は、第１パス－ゲートトランジスタＴＡ１のボディー及び第１プルダウントランジスタＴＤ１のボディーを構成することができる。二対の第２活性パターンＡＰ２の中で残りの一対は、第２パス－ゲートトランジスタＴＡ２のボディー及び第２プルダウントランジスタＴＤ２のボディーを構成することができる。一対の第１活性パターンＡＰ１の中で１つは、第１プルアップトランジスタＴＵ１のボディーを構成することができる。一対の第１活性パターンＡＰ１の中で他の１つは、第２プルアップトランジスタＴＵ２のボディーを構成することができる。互いに隣接する一対の第１活性パターンＡＰ１の間の間隔は、互いに隣接する一対の第２活性パターンＡＰ２の間の間隔より大きくすることができる。
本発明の他の実施形態によれば、二対の第２活性パターンＡＰ２の代わりに２つの第２活性パターンＡＰ２を提供することができる。再び言えば、互いに隣接する一対の第２活性パターンＡＰ２が併合されて、１つの第２活性パターンＡＰ２として提供することができる。
第１活性パターンＡＰ１の上部に第１チャンネルパターンＣＨ１及び第１ソース／ドレーンパターンＳＤ１を提供することができる。第２活性パターンＡＰ２の上部に第２チャンネルパターンＣＨ２及び第２ソース／ドレーンパターンＳＤ２を提供することができる。第１ソース／ドレーンパターンＳＤ１はｐ型の不純物領域であり得る。第２ソース／ドレーンパターンＳＤ２はｎ型の不純物領域であり得る。第１チャンネルパターンＣＨ１の各々は一対の第１ソース／ドレーンパターンＳＤ１の間に介在することができ、第２チャンネルパターンＣＨ２の各々は一対の第２ソース／ドレーンパターンＳＤ２の間に介在することができる。
第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２は選択的エピタキシャル成長工程で形成されたエピタキシャルパターンであり得る。第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２の上面は第１及び第２チャンネルパターンＣＨ１、ＣＨ２の上面より高いレベルに位置することができる。第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２は基板１００と同一であるか、或いは他の半導体元素を含むことができる。一例として、第１ソース／ドレーンパターンＳＤ１は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素を含むことができる。したがって、第１ソース／ドレーンパターンＳＤ１は第１チャンネルパターンＣＨ１に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を与えることができる。一例として、第２ソース／ドレーンパターンＳＤ２は基板１００の半導体元素と同一な半導体元素を含むことができる。
互いに隣接する一対の第２活性パターンＡＰ２上の第２ソース／ドレーンパターンＳＤ２は互いに併合されて、１つの第２ソース／ドレーンパターンＳＤ２を構成することができる。これは、一対の第２活性パターンＡＰ２の間の間隔が相対的に小さいためである（図５Ｃ参照）。
ゲート電極ＧＥは、第１ビットセルＣＥ１上の第１乃至第４ゲート電極ＧＥ１－ＧＥ４を含むことができる。第１乃至第４ゲート電極ＧＥ１－ＧＥ４は、第１及び第２活性パターンＡＰ１、ＡＰ２を横切り、第１の方向Ｄ１に延長することができる。第１乃至第４ゲート電極ＧＥ１－ＧＥ４は第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直方向に重畳することができる。第１ゲート電極ＧＥ１は第４ゲート電極ＧＥ４と対称をなすことができ、第２ゲート電極ＧＥ２は第３ゲート電極ＧＥ３と対称をなすことができる。
第２ゲート電極ＧＥ２と第４ゲート電極ＧＥ４を第１の方向Ｄ１に並べて整列することができる。第２ゲート電極ＧＥ２と第４ゲート電極ＧＥ４との間に絶縁パターンＳＰを介在させて、これらを互いに分離させることができる。第１ゲート電極ＧＥ１と第３ゲート電極ＧＥ３を第１の方向Ｄ１に並べて整列することができる。第１ゲート電極ＧＥ１と第３ゲート電極ＧＥ３との間に絶縁パターンＳＰを介在させて、これらを互いに分離させることができる。
ゲート電極ＧＥの両側壁上に一対のゲートスペーサーＧＳを配置することができる。一対のゲートスペーサーＧＳはゲート電極ＧＥに沿って第１の方向Ｄ１に延長することができる。一対のゲートスペーサーＧＳの上面はゲート電極ＧＥの上面より高い。一対のゲートスペーサーＧＳの上面は後述するゲートキャッピングパターンＧＰによって被覆することができる。
ゲートスペーサーＧＳはＳｉＯ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、ゲートスペーサーＧＳはＳｉＯ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
ゲート電極ＧＥと第１及び第２活性パターンＡＰ１、ＡＰ２との間にゲート絶縁膜ＧＩを介在させることができる。ゲート絶縁膜ＧＩはゲート電極ＧＥの底面に沿って延長することができる。
本発明の一実施形態として、ゲート絶縁膜ＧＩは高誘電膜又はシリコン酸化膜と高誘電膜の組合せを含むことができる。前記高誘電膜は、シリコン酸化膜より誘電常数が高い高誘電率物質を含むことができる。一例として、前記高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
他の実施形態として、本発明の半導体素子はネガティブキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を利用したＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ）ＦＥＴを含むことができる。例えば、ゲート絶縁膜ＧＩは強誘電体特性を有する強誘電体物質膜と、常誘電体特性を有する常誘電体物質膜を含むことができる。
強誘電体物質膜は陰（負）のキャパシタンスを有することができ、常誘電体物質膜は陽（正）のキャパシタンスを有することができる。例えば、２つ以上のキャパシタが直列連結され、各々のキャパシタのキャパシタンスが陽の値を有する場合、全体のキャパシタンスは各々の個別キャパシタのキャパシタンスより減少するようになる。反面、直列連結された２つ以上のキャパシタのキャパシタンスの中で少なくとも１つが陰の値を有する場合、全体キャパシタンスは陽の値を有しながら、各々の個別キャパシタンスの絶対値より大きくなることができる。
陰のキャパシタンスを有する強誘電体物質膜と、陽のキャパシタンスを有する常誘電体物質膜が直列に連結される場合、直列に連結された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加することができる。全体的なキャパシタンス値が増加することを利用して、強誘電体物質膜を含むトランジスタは常温で６０ｍＶ／ｄｅｃａｄｅ未満の閾値電圧以下スイング（ｓｕｂｔｈｒｅｓｈｏｌｄｓｗｉｎｇ（ＳＳ））を有することができる。
強誘電体物質膜は強誘電体特性を有することができる。強誘電体物質膜は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタニウム酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタニウム酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、及び鉛ジルコニウムチタニウム酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）の中で少なくとも１つを含むことができる。ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドーピングされた物質であり得る。他の例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物であってもよい。
強誘電体物質膜はドーピングされたドーパントをさらに含むことができる。例えば、ドーパントはアルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニオビウム（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウムＣＥ、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウムＧＥ、スカンジウムＳＣ、ストロンチウム（Ｓｒ）、及びスズ（Ｓｎ）の中で少なくとも１つを含むことができる。強誘電体物質膜がどのような強誘電体材料を含むかによって、強誘電体物質膜に含まれたドーパントの種類は変わることができる。
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）の中で少なくとも１つを含むことができる。
ドーパントがアルミニウム（Ａｌ）である場合、強誘電体物質膜は３乃至８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含むことができる。ここで、ドーパントの比率はハフニウム及びアルミニウムの合計に対するアルミニウムの比率であり得る。
ドーパントがシリコン（Ｓｉ）である場合、強誘電体物質膜は２乃至１０ａｔ％のシリコンを含むことができる。ドーパントがイットリウム（Ｙ）である場合、強誘電体物質膜は２乃至１０ａｔ％のイットリウムを含むことができる。ドーパントがガドリニウム（Ｇｄ）である場合、強誘電体物質膜は１乃至７ａｔ％のガドリニウムを含むことができる。ドーパントがジルコニウム（Ｚｒ）である場合、強誘電体物質膜は５０乃至８０ａｔ％のジルコニウムを含むことができる。
常誘電体物質膜は常誘電体特性を有することができる。常誘電体物質膜は、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及び高誘電率を有する金属酸化物の中で少なくとも１つを含むことができる。常誘電体物質膜に含まれた金属酸化物は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）の中で少なくとも１つを含むことができるが、これに制限されるものではない。
強誘電体物質膜及び常誘電体物質膜は同一な物質を含むことができる。強誘電体物質膜は強誘電体特性を有するが、常誘電体物質膜は強誘電体特性を有しなくてもよい。例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
強誘電体物質膜は強誘電体特性を有する厚さを有することができる。強誘電体物質膜の厚さは、０．５乃至１０ｎｍであり得るが、これに制限されるものではない。各々の強誘電体物質ごとに強誘電体特性を示す臨界厚さが変わるので、強誘電体物質膜の厚さは強誘電体物質に応じて変わることができる。
一例として、ゲート絶縁膜ＧＩは１つの強誘電体物質膜を含むことができる。他の例として、ゲート絶縁膜ＧＩは相互間に離隔された複数の強誘電体物質膜を含むことができる。ゲート絶縁膜ＧＩは複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有することができる。
ゲート電極ＧＥは、第１金属パターン、及び前記第１金属パターン上の第２金属パターンを含むことができる。第１金属パターンはゲート絶縁膜ＧＩ上に提供されて、第１及び第２チャンネルパターンＣＨ１、ＣＨ２に隣接することができる。第１金属パターンはトランジスタの閾値電圧を調節する仕事関数金属を含むことができる。第１金属パターンの厚さ及び組成を調節して、目的とする閾値電圧を達成することができる。
第１金属パターンは金属窒化膜を含むことができる。例えば、第１金属パターンはチタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で構成された群から選択された少なくとも１つの金属及び窒素（Ｎ）を含むことができる。第１金属パターンは炭素（Ｃ）をさらに含むことができる。第１金属パターンは、積層された複数の仕事関数金属膜を含むことができる。
第２金属パターンは第１金属パターンに比べて抵抗が低い金属を含むことができる。例えば、第２金属パターンはタングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、及びタンタル（Ｔａ）で構成された群から選択された少なくとも１つの金属を含むことができる。
図５Ｄを再び参照すれば、第２ゲート電極ＧＥ２は第１チャンネルパターンＣＨ１の第１上面ＴＳ１及び第１チャンネルパターンＣＨ１の少なくとも１つの第１側壁ＳＷ１上に提供することができる。第４ゲート電極ＧＥ４は第２チャンネルパターンＣＨ２の第２上面ＴＳ２及び第２チャンネルパターンＣＨ２の少なくとも１つの第２側壁ＳＷ２上に提供することができる。再び言えば、本実施形態に係るトランジスタは、ゲート電極がチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＦｉｎＦＥＴ）であり得る。
ゲート電極ＧＥ上にゲートキャッピングパターンＧＰを各々提供することができる。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１の方向Ｄ１に延長することができる。ゲートキャッピングパターンＧＰは後述する第１乃至第４層間絶縁膜１１０、１２０、１３０、１４０に対して蝕刻（エッチング）選択性がある物質を含むことができる。具体的に、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
基板１００上に第１層間絶縁膜１１０を提供することができる。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２を覆うことができる。
第１層間絶縁膜１１０は下部絶縁膜ＬＩＬ及び上部絶縁膜ＵＩＬを含むことができる。上部絶縁膜ＵＩＬはゲートキャッピングパターンＧＰ及び後述する活性コンタクトＡＣのリセス部ＲＳＰを覆うことができる。上部絶縁膜ＵＩＬは下部絶縁膜ＬＩＬと同一であるか、或いは異なる絶縁材料を含むことができる。例えば、下部絶縁膜ＬＩＬはＳｉＯを含むことができ、上部絶縁膜ＵＩＬはＳｉＯ、ＳｉＯＣ、又はＳｉＣを含むことができる。
活性コンタクトＡＣは第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２に接続することができる。活性コンタクトＡＣの上面は第１層間絶縁膜１１０の上面と共面をなすことができる。活性コンタクトＡＣは、第１ビットセルＣＥ１上の第１乃至第８活性コンタクトＡＣ１－ＡＣ８を含むことができる。
活性コンタクトＡＣは自己整列されたコンタクト（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）であり得る。再び言えば、活性コンタクトＡＣはゲートキャッピングパターンＧＰ及びゲートスペーサーＧＳによって自己整列的に形成されることができる。例えば、活性コンタクトＡＣはゲートキャッピングパターンＧＰの側壁の少なくとも一部を覆うことができる。
活性コンタクトＡＣは連結部ＣＮＰ及びリセス部ＲＳＰを含むことができる。活性コンタクトＡＣの連結部ＣＮＰの上面はリセス部ＲＳＰの上面より高い。活性コンタクトＡＣの連結部ＣＮＰの上面は第１層間絶縁膜１１０の上面と共面をなすことができる。活性コンタクトＡＣのリセス部ＲＳＰの上面上には上部絶縁膜ＵＩＬを提供することができる。
連結部ＣＮＰ上には第１ビアＶＩ１を配置することができる。再び言えば、連結部ＣＮＰは第１ビアＶＩ１と接触するために垂直になる方向、即ち第３方向Ｄ３に延長することができる。活性コンタクトＡＣは連結部ＣＮＰ及び第１ビアＶＩ１を通じて第１配線層Ｍ１と電気的に連結することができる。
活性コンタクトＡＣの中で第２活性コンタクトＡＣ２の連結部ＣＮＰは第１ゲートコンタクトＧＣ１と接触することができる（図５Ｂ参照）。第２活性コンタクトＡＣ２は連結部ＣＮＰを通じて第１ゲートコンタクトＧＣ１と電気的に連結することができる。活性コンタクトＡＣの中で第５活性コンタクトＡＣ５の連結部ＣＮＰは第２ゲートコンタクトＧＣ２と接触することができる（図５Ｂ参照）。第５活性コンタクトＡＣ５は連結部ＣＮＰを通じて第２ゲートコンタクトＧＣ２と電気的に連結することができる。
活性コンタクトＡＣとそれに連結されるソース／ドレーンパターンＳＤ１、ＳＤ２の間にシリサイドパターンＳＣを介在させることができる。活性コンタクトＡＣは、シリサイドパターンＳＣを通じてソース／ドレーンパターンＳＤ１、ＳＤ２と電気的に連結することができる。シリサイドパターンＳＣは金属－シリサイド（Ｍｅｔａｌ－Ｓｉｌｉｃｉｄｅ）を含むことができ、一例としてチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含むことができる。
ゲート電極ＧＥ上にそれと電気的に連結されるゲートコンタクトＧＣを提供することができる。ゲートコンタクトＧＣは、第１層間絶縁膜１１０、ゲートスペーサーＧＳ、及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥに接続することができる。
ゲートコンタクトＧＣの上面及び活性コンタクトＡＣの連結部ＣＮＰの上面は、第１層間絶縁膜１１０の上面と共面をなすことができる。ゲートコンタクトＧＣの底面は、活性コンタクトＡＣの底面より高い。ゲートコンタクトＧＣの底面は、活性コンタクトＡＣのリセス部ＲＳＰの上面より高く、連結部ＣＮＰの上面より低くすることができる。
活性コンタクトＡＣ及びゲートコンタクトＧＣの各々は、導電パターンＦＭ、及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデニウム、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属窒化膜又は金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
ゲートコンタクトＧＣは、第１ビットセルＣＥ１上の第１及び第２ゲートコンタクトＧＣ１、ＧＣ２を含むことができる。第１ゲートコンタクトＧＣ１は第３ゲート電極ＧＥ３に接続することができ、第２ゲートコンタクトＧＣ２は第２ゲート電極ＧＥ２に接続することができる。
図４及び図５Ｂを再び参照すれば、第１ビットセルＣＥ１上で、第１ゲートコンタクトＧＣ１及びそれと接触する第２活性コンタクトＡＣ２は第１共有コンタクト（ｓｈａｒｅｄ ｃｏｎｔａｃｔ）ＳＨＣ１を構成することができる。第１共有コンタクトＳＨＣ１を通じて、第３ゲート電極ＧＥ３がそれに隣接する第１ソース／ドレーンパターンＳＤ１と電気的に連結することができる。第２ゲートコンタクトＧＣ２及びそれと接触する第５活性コンタクトＡＣ５は第２共有コンタクトＳＨＣ２を構成することができる。
第１層間絶縁膜１１０上に順次的に積層された第２層間絶縁膜１２０、第３層間絶縁膜１３０、及び第４層間絶縁膜１４０を提供することができる。一例として、第２乃至第４層間絶縁膜１２０、１３０、１４０はシリコン酸化膜を含むことができる。
第２層間絶縁膜１２０内に第１配線層Ｍ１を提供することができる。第１配線層Ｍ１は、先に図２を参照して説明したように、第１ビットラインＢＬ１、第２ビットラインＢＬ２、電源ラインＶＤＤ、第１下部ランディングパッドＬＬＰ１、第２下部ランディングパッドＬＬＰ２、及び第１ビアＶＩ１を含むことができる。
第３層間絶縁膜１３０内に第２配線層Ｍ２を提供することができる。第２配線層Ｍ２は、先に図２を参照して説明したように、接地ラインＶＳＳ、上部ランディングパッドＵＬＰ、及び第２ビアＶＩ２を含むことができる。
第４層間絶縁膜１４０内に第３配線層Ｍ３を提供することができる。第３配線層Ｍ３は、先に図２を参照して説明したように、ワードラインＷＬ及び第３ビアＶＩ３を含むことができる。
第１ビットセルＣＥ１において、第１及び第２活性パターンＡＰ１、ＡＰ２及び第１乃至第４ゲート電極ＧＥ１－ＧＥ４はメモリトランジスタを構成することができる。第１ビットセルＣＥ１のメモリトランジスタは、先に図１を参照して説明した第１プルアップトランジスタＴＵ１、第１プルダウントランジスタＴＤ１、第２プルアップトランジスタＴＵ２、第２プルダウントランジスタＴＤ２、第１パス－ゲートトランジスタＴＡ１、及び第２パス－ゲートトランジスタＴＡ２を含むことができる。
第１ゲート電極ＧＥ１は第１パス－ゲートトランジスタＴＡ１のゲートであり得る。第１ゲート電極ＧＥ１はワードラインＷＬと電気的に連結することができる。第２ゲート電極ＧＥ２は第１プルダウン及び第１プルアップトランジスタＴＤ１、ＴＵ１の共通ゲートであり得る。第３ゲート電極ＧＥ３は第２プルダウン及び第２プルアップトランジスタＴＤ２、ＴＵ２の共通ゲートであり得る。第４ゲート電極ＧＥ４は第２パス－ゲートトランジスタＴＡ２のゲートであり得る。第４ゲート電極ＧＥ４はワードラインＷＬと電気的に連結することができる。
第１活性コンタクトＡＣ１は第１プルダウントランジスタＴＤ１の第２ソース／ドレーンと電気的に連結することができる。第１活性コンタクトＡＣ１は接地ラインＶＳＳと電気的に連結することができる。
第２活性コンタクトＡＣ２は第１プルダウントランジスタＴＤ１と第１パス－ゲートトランジスタＴＡ１の共通ソース／ドレーン（第１ソース／ドレーン）と電気的に連結することができる。第２活性コンタクトＡＣ２は第１の方向Ｄ１に延長されて、第１プルアップトランジスタＴＵ１の第１ソース／ドレーンと電気的に連結することができる。
第１ゲートコンタクトＧＣ１及び第２活性コンタクトＡＣ２は第１共有コンタクトＳＨＣ１を構成することができる。第１共有コンタクトＳＨＣ１を通じて第２活性コンタクトＡＣ２と第３ゲート電極ＧＥ３が互いに電気的に連結することができる。再び言えば、第１共有コンタクトＳＨＣ１を通じて第１プルアップ及び第１プルダウントランジスタＴＵ１、ＴＤ１の共通ソース／ドレーンが第２プルアップ及び第２プルダウントランジスタＴＵ２、ＴＤ２の共通ゲートに電気的に連結することができる。第１共有コンタクトＳＨＣ１は図１の第１ノードＮ１に対応することができる。
第３活性コンタクトＡＣ３は第１パス－ゲートトランジスタＴＡ１の第２ソース／ドレーンと電気的に連結することができる。第３活性コンタクトＡＣ３は第１ビアＶＩ１を通じて第１ビットラインＢＬ１と電気的に連結することができる（図５Ａ参照）。
第４活性コンタクトＡＣ４は第１プルアップトランジスタＴＵ１の第２ソース／ドレーンと電気的に連結することができる。第４活性コンタクトＡＣ４は第１ビアＶＩ１を通じて電源ラインＶＤＤと電気的に連結することができる（図５Ｂ参照）。
第５活性コンタクトＡＣ５は第２プルアップトランジスタＴＵ２の第１ソース／ドレーンと電気的に連結することができる。第５活性コンタクトＡＣ５は第１の方向Ｄ１に延長されて、第２プルダウントランジスタＴＤ２と第２パス－ゲートトランジスタＴＡ２の共通ソース／ドレーン（第１ソース／ドレーン）と電気的に連結することができる。
第２ゲートコンタクトＧＣ２及び第５活性コンタクトＡＣ５は第２共有コンタクトＳＨＣ２を構成することができる。第２共有コンタクトＳＨＣ２を通じて第５活性コンタクトＡＣ５と第２ゲート電極ＧＥ２が互いに電気的に連結することができる。再び言えば、第２共有コンタクトＳＨＣ２を通じて第２プルアップ及び第２プルダウントランジスタＴＵ２、ＴＤ２の共通ソース／ドレーンが第１プルアップ及び第１プルダウントランジスタＴＵ１、ＴＤ１の共通ゲートに電気的に連結することができる。第２共有コンタクトＳＨＣ２は図１の第２ノードＮ２に対応することができる。
第６活性コンタクトＡＣ６は第２プルアップトランジスタＴＵ２の第２ソース／ドレーンと電気的に連結することができる。第６活性コンタクトＡＣ６は第１ビアＶＩ１を通じて電源ラインＶＤＤと電気的に連結することができる（図５Ｃ参照）。
第７活性コンタクトＡＣ７は第２パス－ゲートトランジスタＴＡ２の第２ソース／ドレーンと電気的に連結することができる。第７活性コンタクトＡＣ７は第１ビアＶＩ１を通じて第２ビットラインＢＬ２と電気的に連結することができる。
第８活性コンタクＡＣ８は第２プルダウントランジスタＴＤ２の第２ソース／ドレーンと電気的に連結することができる。第８活性コンタクトＡＣ８は接地ラインＶＳＳと電気的に連結することができる。
図６Ａ及び図６Ｂを参照すれば、第１共有コンタクトＳＨＣ１の第１ゲートコンタクトＧＣ１及び第２活性コンタクトＡＣ２の各々はバリアーパターンＢＭ及び導電パターンＦＭを含むことができる。第１ゲートコンタクトＧＣ１の導電パターンＦＭと第２活性コンタクトＡＣ２の導電パターンＦＭとの間に第１ゲートコンタクトＧＣ１のバリアーパターンＢＭを介在させることができる。
第１ゲートコンタクトＧＣ１は第３ゲート電極ＧＥ３に接続する本体部ＢＤＰ及び本体部ＢＤＰから第２方向Ｄ２に水平方向に突出した突出部ＰＲＰを含むことができる。突出部ＰＲＰは第２活性コンタクトＡＣ２と垂直方向に重畳することができる。本体部ＢＤＰは第２活性コンタクトＡＣ２と重畳されずに、オフセットすることができる。突出部ＰＲＰは第２活性コンタクトＡＣ２と直接接触することができる。再び言えば、突出部ＰＲＰを通じて第１ゲートコンタクトＧＣ１が第２活性コンタクトＡＣ２に連結することができる。
突出部ＰＲＰは本体部ＢＤＰから第２活性コンタクトＡＣ２の中心に向けて延長することができる。突出部ＰＲＰは第２活性コンタクトＡＣ２の上部に入り込む形状を有することができる。突出部ＰＲＰは第２活性コンタクトＡＣ２の内部に埋め込まれる形状を有することができる。
突出部ＰＲＰは本体部ＢＤＰの底面に比べてさらに高いレベルに位置することができる。再び言えば、突出部ＰＲＰの最下部は第３ゲート電極ＧＥ３の上面より高い。一実施形態として、突出部ＰＲＰの上面は本体部ＢＤＰの上面と共面をなすことができる。他の実施形態として、突出部ＰＲＰの上面は本体部ＢＤＰの上面より低くてもよい。
第１ゲートコンタクトＧＣ１の突出部ＰＲＰが第２活性コンタクトＡＣ２の内部に埋め込まれる形状を有することによって、第１ゲートコンタクトＧＣ１と第２活性コンタクトＡＣ２との間の接触面積を相対的に大きくすることができる。したがって、第１ゲートコンタクトＧＣ１と第２活性コンタクトＡＣ２との間の接触抵抗を相対的に小さくすることができる。
第１ゲートコンタクトＧＣ１の突出部ＰＲＰは第２活性コンタクトＡＣ２と重畳するように提供することができる。したがって、第１ゲートコンタクトＧＣ１の形成の時、突出部ＰＲＰを通じて第１ゲートコンタクトＧＣ１と第２活性コンタクトＡＣ２との間の整列マージンを確保することができる。再び言えば、突出部ＰＲＰを通じて第１ゲートコンタクトＧＣ１と第２活性コンタクトＡＣ２との間の誤整列を防ぐことがきる。結果的に、半導体メモリ素子の信頼性を向上させることができる。
図７は本発明の比較例によるものであって、図５ＢのＭ領域を拡大した断面図である。図７を参照すれば、第１ゲートコンタクトＧＣ１が先の図６の突出部ＰＲＰを含まない。即ち、第１ゲートコンタクトＧＣ１は本体部ＢＤＰのみで構成することができる。第１ゲートコンタクトＧＣ１の上部側壁と第２活性コンタクトＡＣ２の上部側壁が二次元平面に接触することができる。この場合、第１ゲートコンタクトＧＣ１と第２活性コンタクトＡＣ２との間の接触面積を相対的に小さくすることができる。したがって、第１ゲートコンタクトＧＣ１と第２活性コンタクトＡＣ２との間の接触抵抗を相対的に大きくすることができる。
本発明の実施形態によれば、ゲートコンタクトＧＣと活性コンタクトＡＣが二次元平面ではない三次元構造に接触して１つの共有コンタクトＳＨＣを構成することができる。したがって、共有コンタクトＳＨＣ、即ち第１ノードＮ１の電気的抵抗が減少し、ＳＲＡＭセルの動作速度及び電気的特性を向上させることができる。
図８Ａ乃至図１２Ｄは本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための断面図である。図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２Ａは図４のＡ－Ａ’線に沿う断面図である。図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、及び図１２Ｂは図４のＢ－Ｂ’線に沿う断面図である。図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、及び図１２Ｃは図４のＣ－Ｃ’線に沿う断面図である。図８Ｄ、図９Ｄ、図１０Ｄ、図１１Ｄ、及び図１２Ｄは図４のＤ－Ｄ’線に沿う断面図である。
図４、図８Ａ乃至図８Ｄを参照すれば、基板１００をパターニングして、第１及び第２活性パターンＡＰ１、ＡＰ２を定義するトレンチＴＲを形成することができる。再び言えば、第１及び第２活性パターンＡＰ１、ＡＰ２の間にトレンチＴＲを形成することができる。
基板１００上にトレンチＴＲを満たす素子分離膜ＳＴを形成することができる。素子分離膜ＳＴはシリコン酸化膜のような絶縁材料を含むことができる。第１及び第２活性パターンＡＰ１、ＡＰ２の上部が露出される時まで素子分離膜ＳＴをリセスすることができる。したがって、第１及び第２活性パターンＡＰ１、ＡＰ２の上部は素子分離膜ＳＴ上に垂直方向に突出することができる。
図４及び図９Ａ乃至図９Ｄを参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２を横切る犠牲パターンＰＰを形成することができる。犠牲パターンＰＰは第１の方向Ｄ１に延長されるライン形状（ｌｉｎｅｓ ｈａｐｅ）に形成することができる。具体的に、犠牲パターンＰＰを形成することは、基板１００の全面上に犠牲膜を形成すること、前記犠牲膜上にハードマスクパターンＭＡを形成すること、及びハードマスクパターンＭＡを蝕刻マスクとして前記犠牲膜をパターニングすることを含むことができる。前記犠牲膜はポリシリコンを含むことができる。
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳを形成することができる。ゲートスペーサーＧＳを形成することは、基板１００の前面上にゲートスペーサー膜をコンフォーマルに形成すること、及び前記ゲートスペーサー膜を異方性蝕刻することを含むことができる。前記ゲートスペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、前記ゲートスペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つを含む多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）であり得る。
第１活性パターンＡＰ１の上部に第１ソース／ドレーンパターンＳＤ１を形成することができる。一対の第１ソース／ドレーンパターンＳＤ１は、犠牲パターンＰＰの各々の両側に形成することができる。具体的に、ハードマスクパターンＭＡ及びゲートスペーサーＧＳを蝕刻マスクとして第１活性パターンＡＰ１の上部を蝕刻して、第１リセス領域ＲＳ１を形成することができる。第１活性パターンＡＰ１の上部を蝕刻する間に、第１活性パターンＡＰ１の間の素子分離膜ＳＴをリセスすることができる。
第１活性パターンＡＰ１の第１リセス領ＲＳ１の内側壁をシード層（ｓｅｅｄ ｌａｙｅｒ）とする選択的エピタキシャル成長工程を遂行して、第１ソース／ドレーンパターンＳＤ１を形成することができる。第１ソース／ドレーンパターンＳＤ１を形成することによって、一対の第１ソース／ドレーンパターンＳＤ１の間に第１チャンネルパターンＣＨ１を定義することができる。一例として、第１ソース／ドレーンパターンＳＤ１は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。各々の第１ソース／ドレーンパターンＳＤ１は多層の半導体層で形成することができる。
一実施形態として、第１ソース／ドレーンパターンＳＤ１を形成するための選択的エピタキシャル成長工程の間に不純物をインシッツ（ｉｎ－ｓｉｔｕ）に注入することができる。他の実施形態として、第１ソース／ドレーンパターンＳＤ１が形成された後、第１ソース／ドレーンパターンＳＤ１に不純物を注入することができる。第１ソース／ドレーンパターンＳＤ１は第１導電型（例えば、ｐ型）を有するようにドーピングすることができる。
第２活性パターンＡＰ２の上部に第２ソース／ドレーンパターンＳＤ２を形成することができる。一対の第２ソース／ドレーンパターンＳＤ２は、犠牲パターンＰＰの各々の両側に形成することができる。具体的に、ハードマスクパターンＭＡ及びゲートスペーサーＧＳを蝕刻マスクとして第２活性パターンＡＰ２の上部を蝕刻して、第２リセス領域ＲＳ２を形成することができる。
第２活性パターンＡＰ２の第２リセス領域ＲＳ２の内側壁をシード層とする選択的エピタキシャル成長工程を遂行して、第２ソース／ドレーンパターンＳＤ２を形成することができる。第２ソース／ドレーンパターンＳＤ２を形成することによって、一対の第２ソース／ドレーンパターンＳＤ２の間に第２チャンネルパターンＣＨ２を定義することができる。一例として、第２ソース／ドレーンパターンＳＤ２は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第２ソース／ドレーンパターンＳＤ２は第２導電型（例えば、ｎ型）を有するようにドーピングすることができる。
第１ソース／ドレーンパターンＳＤ１と第２ソース／ドレーンパターンＳＤ２は互いに異なる工程を通じて順次的に形成することができる。再び言えば、第１ソース／ドレーンパターンＳＤ１と第２ソース／ドレーンパターンＳＤ２は同時に形成されなくてもよい。
図４及び図１０Ａ乃至図１０Ｄを参照すれば、第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２、ハードマスクパターンＭＡ、及びゲートスペーサーＧＳを覆う下部絶縁膜ＬＩＬを形成することができる。一例として、下部絶縁膜ＬＩＬはシリコン酸化膜を含むことができる。
犠牲パターンＰＰの上面が露出される時まで下部絶縁膜ＬＩＬを平坦化することができる。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行することができる。前記平坦化工程の間に、ハードマスクパターンＭＡは全て除去することができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
露出された犠牲パターンＰＰの一部を除去し、絶縁材料を満たして絶縁パターンＳＰを形成することができる。絶縁パターンＳＰによって、その後に形成されるゲート電極ＧＥを第１乃至第４ゲート電極ＧＥ１－ＧＥ４に分けることができる。
犠牲パターンＰＰがゲート電極ＧＥで交替されることができる。具体的に、露出された犠牲パターンＰＰを選択的に除去することができる。犠牲パターンＰＰを除去することによって、空き空間を形成することができる。犠牲パターンＰＰが除去された前記空き空間内にゲート絶縁膜ＧＩ及びゲート電極ＧＥが順次的に形成することができる。
ゲート電極ＧＥ及びゲートスペーサーＧＳをリセスし、リセスされたゲート電極ＧＥ及びリセスされたゲートスペーサーＧＳ上にゲートキャッピングパターンＧＰを形成することができる。ゲートキャッピングパターンＧＰは下部絶縁膜ＬＩＬに対して蝕刻選択比を有する物質を含むことができる。
下部絶縁膜ＬＩＬを貫通して、第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２と電気的に連結される活性コンタクトＡＣを形成することができる。具体的に、第１フォトリソグラフィー工程を通じて下部絶縁膜ＬＩＬ内に第１コンタクトホールを形成することができる。第１コンタクトホールは活性コンタクトＡＣを定義することができる。第１コンタクトホールは第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２を露出することができる。第１コンタクトホールはゲートキャッピングパターンＧＰをマスクとして自己整列的に形成されることができる。
第１コンタクトホールを通じて露出された第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２上にシリサイドパターンＳＣを形成することができる。第１コンタクトホール内にバリアーパターンＢＭ及び導電パターンＦＭを順次的に形成することによって、活性コンタクトＡＣを形成することができる。活性コンタクトＡＣの上面は、ゲートキャッピングパターンＧＰの上面及び下部絶縁膜ＬＩＬの上面と共面をなすことができる。
図４及び図１１Ａ乃至図１１Ｄを参照すれば、活性コンタクトＡＣの一部領域上にマスクパターンＭＡＰを形成することができる。マスクパターンＭＡＰは、活性コンタクトＡＣの連結部ＣＮＰが形成される領域を定義することができる。
マスクパターンＭＡＰを蝕刻マスクとして、マスクパターンＭＡＰを除いた残りの領域を蝕刻してリセスホールＲＳＨを形成することができる。リセスホールＲＳＨを形成するための蝕刻工程の間に、ゲートキャッピングパターンＧＰの上部をリセスすることができる。前記蝕刻工程の間に、マスクパターンＭＡＰに覆わない活性コンタクトＡＣの残りの領域がリセスされてリセス部ＲＳＰを形成することができる。活性コンタクトＡＣのリセス部ＲＳＰの上面はゲート電極ＧＥの上面より低くすることができる。前記蝕刻工程の間に、下部絶縁膜ＬＩＬの上部もリセスすることができる。
図４及び図１２Ａ乃至図１２Ｄを参照すれば、リセスホールＲＳＨを満たす上部絶縁膜ＵＩＬを形成することができる。上部絶縁膜ＵＩＬは下部絶縁膜ＬＩＬと同一であるか、或いは他の絶縁材料を含むことができる。上部絶縁膜ＵＩＬは活性コンタクトＡＣのリセス部ＲＳＰの上面を覆うことができる。上部絶縁膜ＵＩＬと下部絶縁膜ＬＩＬは第１層間絶縁膜１１０を構成することができる。
第１層間絶縁膜１１０上に犠牲絶縁膜ＳＡＬを形成することができる。犠牲絶縁膜ＳＡＬ及びゲートキャッピングパターンＧＰを貫通して、ゲート電極ＧＥに電気的に連結されるゲートコンタクトＧＣを形成することができる。
具体的に、第２フォトリソグラフィー工程を通じて犠牲絶縁膜ＳＡＬを貫通する第２コンタクトホールを形成することができる。第２コンタクトホールはゲートコンタクトＧＣを定義することができる。第２コンタクトホールはゲート電極ＧＥの上面を露出することができる。第２コンタクトホール内にバリアーパターンＢＭ及び導電パターンＦＭを順次的に形成することによって、ゲートコンタクトＧＣを形成することができる。ゲートコンタクトＧＣの上面は、犠牲絶縁膜ＳＡＬの上面と共面をなすことができる。
ゲートコンタクトＧＣの中で第１ゲートコンタクトＧＣ１は第２活性コンタクトＡＣ２と一部重畳されるように形成することができる。したがって、第１ゲートコンタクトＧＣ１が第２活性コンタクトＡＣ２の上部を貫通しながら、第３ゲート電極ＧＥ３の上面に接続することができる。第１ゲートコンタクトＧＣ１は第２活性コンタクトＡＣ２と直接接触しながら、第１共有コンタクトＳＨＣ１を形成することができる。
図４及び図５Ａ乃至図５Ｅを再び参照すれば、活性コンタクトＡＣの上面が露出される時までゲートコンタクトＧＣ及び犠牲絶縁膜ＳＡＬ上に平坦化工程が遂行されることができる。したがって、犠牲絶縁膜ＳＡＬは全て除去することができる。ゲートコンタクトＧＣの上面は活性コンタクトＡＣの上面と共面をなすことができる。
第１層間絶縁膜１１０上に第２乃至第４層間絶縁膜１２０、１３０、１４０を順次的に形成することができる。ＢＥＯＬ（Ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）工程を通じて、第２層間絶縁膜１２０内に第１配線層Ｍ１を形成することができ、第３層間絶縁膜１３０内に第２配線層Ｍ２を形成することができ、第４層間絶縁膜１４０内に第３配線層Ｍ３を形成することができる。
本発明の半導体メモリ素子の製造方法によれば、活性コンタクトＡＣを形成した後、ゲートコンタクトＧＣをその一部が活性コンタクトＡＣに重畳されるように形成することができる。したがって、ゲートコンタクトＧＣに活性コンタクトＡＣ内に埋め込まれる突出部ＰＲＰ（図６参照）を形成することができる。結果的に、共有コンタクトＳＨＣ、即ち第１ノードＮ１の電気的抵抗が減少し、ＳＲＡＭセルの動作速度及び電気的特性を向上させることができる。
図１３は本発明の他の実施形態に係る半導体メモリ素子を説明するための図面であって、図５ＢのＭ領域を拡大した断面図である。本実施形態では、先に図４及び図７を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１３を参照すれば、第１ゲートコンタクトＧＣ１の突出部ＰＲＰの上面ＴＳ＿Ｐは、本体部ＢＤＰの上面ＴＳ＿Ｂより低くすることができる。突出部ＰＲＰの導電パターンＦＭは、バリアーパターンＢＭによって囲むことがきる。突出部ＰＲＰの導電パターンＦＭの上面は、バリアーパターンＢＭによって被覆され得る。突出部ＰＲＰの上面ＴＳ＿Ｐが本体部ＢＤＰの上面ＴＳ＿Ｂより低く形成されることによって、第１ゲートコンタクトＧＣ１の突出部ＰＲＰと第３活性コンタクトＡＣ３との間の接触面積をさらに増加することができる。結果的に、本実施形態に係る第１共有コンタクトＳＨＣ１の電気的抵抗が減少し、ＳＲＡＭセルの動作速度及び電気的特性を向上させることができる。
図１４Ａ、図１４Ｂ、及び図１４Ｃは本発明の実施形態に係る半導体メモリ素子を説明するための図面であって、各々図４のＡ－Ａ’線、Ｂ－Ｂ’線、及びＤ－Ｄ’線に沿う断面図である。本実施形態では、先に図４及び図５Ａ乃至図５Ｅを参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図４、図１４Ａ、図１４Ｂ、及び図１４Ｃを参照すれば、基板１００上に第１及び第２活性パターンＡＰ１、ＡＰ２を提供することができる。第１活性パターンＡＰ１は、垂直方向に積層された第１チャンネルパターンＣＨ１を含むことができる。積層された第１チャンネルパターンＣＨ１は、第３方向Ｄ３に互いに離隔されることができる。積層された第１チャンネルパターンＣＨ１は、互いに垂直方向に重畳することができる。第２活性パターンＡＰ２は、垂直方向に積層された第２チャンネルパターンＣＨ２を含むことができる。積層された第２チャンネルパターンＣＨ２は、第３方向Ｄ３に互いに離隔することができる。積層された第２チャンネルパターンＣＨ２は、互いに垂直方向に重畳することができる。第１及び第２チャンネルパターンＣＨ１、ＣＨ２はシリコン（Ｓｉ）、ゲルマニウムＧＥ、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で少なくとも１つを含むことができる。
第１活性パターンＡＰ１は第１ソース／ドレーンパターンＳＤ１をさらに含むことができる。互いに隣接する一対の第１ソース／ドレーンパターンＳＤ１の間に、積層された第１チャンネルパターンＣＨ１を介在させることができる。積層された第１チャンネルパターンＣＨ１は、互いに隣接する一対の第１ソース／ドレーンパターンＳＤ１を連結することができる。
第２活性パターンＡＰ２は第２ソース／ドレーンパターンＳＤ２をさらに含むことができる。互いに隣接する一対の第２ソース／ドレーンパターンＳＤ２の間に、積層された第２チャンネルパターンＣＨ２を介在させることができる。積層された第２チャンネルパターンＣＨ２は、互いに隣接する一対の第２ソース／ドレーンパターンＳＤ２を連結することができる。
第１及び第２チャンネルパターンＣＨ１、ＣＨ２を横切り、第１の方向Ｄ１に延長されるゲート電極ＧＥを提供することができる。各々のゲート電極ＧＥは、第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直方向に重畳することができる。
ゲート電極ＧＥは、各々の第１チャンネルパターンＣＨ１を囲むことができる。具体的にゲート電極ＧＥは、第１チャンネルパターンＣＨ１の各々の第１上面ＴＳ１、第１側壁ＳＷ１及び第１底面ＢＳ１上に提供することができる（図１４Ｃ参照）。ゲート電極ＧＥは、各々の第２チャンネルパターンＣＨ２を囲むことができる。具体的にゲート電極ＧＥは、第２チャンネルパターンＣＨ２の各々の第２上面ＴＳ２、第２側壁ＳＷ２、及び第２底面ＢＳ２上に提供することができる（図１４Ｃ参照）。本実施形態に係るトランジスタは、ゲート電極ＧＥがチャンネルＣＨ１、ＣＨ２を３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）であり得る。
各々の第１及び第２チャンネルパターンＣＨ１、ＣＨ２とゲート電極ＧＥとの間にゲート絶縁膜ＧＩを提供することができる。ゲート絶縁膜ＧＩは各々の第１及び第２チャンネルパターンＣＨ１、ＣＨ２を囲むことができる。
第２活性パターンＡＰ２上で、ゲート絶縁膜ＧＩと第２ソース／ドレーンパターンＳＤ２との間に絶縁パターンＩＰが介在することができる。ゲート電極ＧＥは、ゲート絶縁膜ＧＩと絶縁パターンＩＰによって第２ソース／ドレーンパターンＳＤ２から離隔することができる。反面、第１活性パターンＡＰ１上で、絶縁パターンＩＰは省略されることができる。
以上、添付された図面を参照して本発明の実施形態態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。
１００ 基板
１１０、１２０、１３０、１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＣＥ１ 第１ビットセル
ＣＥ２ 第２ビットセル
ＧＣ ゲートコンタクト
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＳ ゲートスペーサー
ＳＴ 素子分離膜

Claims (20)

  1. 基板の上の活性パターンであって、前記活性パターンは、その上部にソース／ドレーンパターンを含む、活性パターンと、
    前記活性パターン上に提供されて第１方向に延長されるゲート電極であって、前記ゲート電極と前記ソース／ドレーンパターンは、前記第１方向と交差する第２方向に互いに隣接する、ゲート電極と、
    前記ソース／ドレーンパターン及び前記ゲート電極に接続してこれらを互いに電気的に連結する共有コンタクトと、を含み、
    前記共有コンタクトは、前記ソース／ドレーンパターンに電気的に連結される活性コンタクト及び前記ゲート電極に電気的に連結されるゲートコンタクトを含み、
    前記ゲートコンタクトは、前記ゲート電極に接続する本体部、及び前記本体部から前記第２方向に突出した突出部を含み、
    前記突出部は、前記活性コンタクトの内部に延長されて前記活性コンタクト内に埋め込まれ、
    前記ゲート電極に接続する前記本体部は凸形状であり、前記活性コンタクト内に埋め込まれる前記突出部の側面は湾曲形状である、半導体メモリ素子。
  2. 前記突出部は、前記活性コンタクトと重畳され、
    前記本体部は、前記活性コンタクトから水平方向にオフセットされる、請求項１に記載の半導体メモリ素子。
  3. 前記活性コンタクト及び前記ゲートコンタクトの各々は、バリアーパターン及び導電パターンを含み、
    前記バリアーパターンは、前記導電パターンの表面を覆い、
    前記突出部の前記バリアーパターンは、前記突出部の前記導電パターンと前記活性コンタクトの前記導電パターンとの間に介在される、請求項１又は２に記載の半導体メモリ素子。
  4. 前記本体部の上面は、前記活性コンタクトの上面と共面をなす、請求項１乃至３のいずれか一項に記載の半導体メモリ素子。
  5. 前記突出部の上面は、前記活性コンタクトの前記上面と共面をなす、請求項４に記載の半導体メモリ素子。
  6. 前記突出部の上面は、前記活性コンタクトの前記上面より低い、請求項４に記載の半導体メモリ素子。
  7. 前記突出部は、前記本体部の底面より高いレベルに位置する、請求項１乃至６のいずれか一項に記載の半導体メモリ素子。
  8. 前記活性コンタクトは、連結部及び前記連結部を除いたリセス部を含み、
    前記連結部は、前記突出部と接触し、
    前記リセス部の上面は、前記連結部の上面より低い、請求項１乃至７のいずれか一項に記載の半導体メモリ素子。
  9. 前記リセス部上の上部絶縁膜をさらに含み、
    前記連結部の上面は、前記上部絶縁膜の上面と共面をなす、請求項８に記載の半導体メモリ素子。
  10. 前記活性パターンは、素子分離膜の上面よりも上に突出した活性フィン、又は垂直に積層された複数のチャンネルパターンを含む、請求項１乃至９のいずれか一項に記載の半導体メモリ素子。
  11. 基板の上のＳＲＡＭセルを含み、
    前記ＳＲＡＭセルは、
    第１プルアップ／ダウントランジスタ及び第２プルアップ／ダウントランジスタと、
    前記第１プルアップ／ダウントランジスタの第１共通ソース／ドレーンと前記第２プルアップ／ダウントランジスタの第１共通ゲートを連結する第１ノードと、を含み、
    前記第１ノードは、前記第１共通ソース／ドレーン及び前記第１共通ゲートに接続してこれらを互いに電気的に連結する第１共有コンタクトを含み、
    前記第１共有コンタクトは、前記第１共通ソース／ドレーンに電気的に連結される活性コンタクト及び前記第１共通ゲートに電気的に連結されるゲートコンタクトを含み、
    前記ゲートコンタクトは、前記第１共通ゲートに接続する本体部、及び前記本体部から前記活性コンタクトに向けて突出した突出部を含み、
    前記本体部の上面は、前記活性コンタクトの上面と共面をなし、
    前記突出部は、前記活性コンタクトと重畳され、
    前記本体部は、前記活性コンタクトから水平方向にオフセットされ、
    前記第１共通ゲートに接続する前記本体部は凸形状であり、前記活性コンタクトと重畳される前記突出部の側面は湾曲形状である、半導体メモリ素子。
  12. 前記突出部の上面は、前記活性コンタクトの前記上面と共面をなす、請求項１１に記載の半導体メモリ素子。
  13. 前記突出部の上面は、前記活性コンタクトの前記上面より低い、請求項１１に記載の半導体メモリ素子。
  14. 前記活性コンタクトは、連結部及び接続部を除いたリセス部を含み、
    前記連結部は、前記突出部と接触し、
    前記リセス部の上面は、前記連結部の上面より低い、請求項１１乃至１３のいずれか一項に記載の半導体メモリ素子。
  15. 前記ＳＲＡＭセルは、前記第２プルアップ／ダウントランジスタの第２共通ソース／ドレーンと前記第１プルアップ／ダウントランジスタの第２共通ゲートを連結する第２ノードをさらに含み、
    前記第２ノードは、前記第２共通ソース／ドレーン及び前記第２共通ゲートに接続してこれらを互いに電気的に連結する第２共有コンタクトを含む、請求項１１乃至１４のいずれか一項に記載の半導体メモリ素子。
  16. ビットセル領域を含む基板と、
    前記ビットセル領域上の第１活性パターン及び第２活性パターンであって、前記第１活性パターンは、前記第２活性パターンから第１方向に離隔され、前記第１活性パターンは、その上部に第１ソース／ドレーンパターンを含み、前記第２活性パターンは、その上部に第２ソース／ドレーンパターンを含む、第１活性パターン及び第２活性パターンと、
    前記基板上に提供されて前記第１及び第２活性パターンの各々の下部の側壁を覆う素子分離膜であって、前記第１及び第２活性パターンの各々の上部は、前記素子分離膜の上面よりも上に突出される、素子分離膜と、
    前記第１活性パターン上に提供されて前記第１方向に延長されるゲート電極であって、前記ゲート電極と前記第１ソース／ドレーンパターンは、第２方向に互いに隣接する、ゲート電極と、
    前記ゲート電極と前記第１活性パターンとの間のゲート絶縁膜と、
    前記ゲート電極の少なくとも１つの側壁上のゲートスペーサーと、
    前記ゲート電極上のゲートキャッピングパターンと、
    前記ゲートキャッピングパターン上の層間絶縁膜と、
    前記層間絶縁膜を貫通して前記第１及び第２ソース／ドレーンパターンに接続する活性コンタクトであって、前記活性コンタクトは、前記第１方向に延長されながら、前記第１及び第２ソース／ドレーンパターンは、互いに連結する、活性コンタクトと、
    各々の前記第１及び第２ソース／ドレーンパターンと前記活性コンタクトとの間のシリサイドパターンと、
    前記ゲートキャッピングパターンを貫通して前記ゲート電極に接続するゲートコンタクトと、
    前記層間絶縁膜上に順次的に積層された第１配線層、第２配線層、及び第３配線層と、を含み、
    前記ゲートコンタクトは、前記ゲート電極に接続する本体部、及び前記本体部から前記第２方向に突出した突出部を含み、
    前記突出部は、前記活性コンタクトの内部に延長されて前記活性コンタクト内に埋め込まれ、
    前記ゲート電極に接続する前記本体部は凸形状であり、前記活性コンタクト内に埋め込まれる前記突出部の側面は湾曲形状である、
    半導体メモリ素子。
  17. 前記第１配線層は、ビットラインを含み、
    前記第３配線層は、ワードラインを含む、請求項１６に記載の半導体メモリ素子。
  18. 前記第１ソース／ドレーンパターンは、ｐ型の導電型を有し、
    前記第２ソース／ドレーンパターンは、ｎ型の導電型を有する、請求項１６又は１７に記載の半導体メモリ素子。
  19. 前記突出部は、前記活性コンタクトと重畳され、
    前記本体部は、前記活性コンタクトから水平方向にオフセットされる、請求項１６乃至１８のいずれか一項に記載の半導体メモリ素子。
  20. 前記ゲートコンタクトと前記活性コンタクトは、互いに連結されて１つの共有コンタクトを構成し、
    前記共有コンタクトは、前記第１及び第２ソース／ドレーンパターンと前記ゲート電極を互いに電気的に連結する、請求項１６乃至１９のいずれか一項に記載の半導体メモリ素子。
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