JP7828952B2 - 半導体装置 - Google Patents

半導体装置

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Description

本開示は、半導体装置に関する。
たとえば車載用インバータ装置に用いられるＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置では、発熱を抑えるため、ゲートフィンガーを囲むようにエミッタ引き回し部がエミッタ電極と一体に形成されている（たとえば特許文献１参照）。
特開２０１８－１２０９９０号公報
ところで、エミッタ引き回し部と、ゲートフィンガーと、エミッタ電極とが互いに間隔をあけて配置されているため、半導体装置のうちエミッタ電極が形成可能な領域のうちエミッタ電極が占める割合を高くすることに限界がある。なお、このような問題は、ＩＧＢＴに限られず、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）等の他のトランジスタについても同様に生じ得る。
上記課題を解決する半導体装置は、セルが設けられたセル領域と、前記セル領域を囲む外周領域と、前記外周領域に配置されたゲート電極と、前記セル領域に設けられた電極部と、前記電極部と距離を隔てて前記外周領域に形成された外周電極部と、前記電極部と前記外周電極部とを接続する接続部と、を有する駆動電極と、を備え、前記外周領域には、前記セル領域を囲むように設けられた半導体領域であるウェル領域と、前記ウェル領域を覆い、平面視において前記セル領域を囲むように設けられた絶縁膜と、前記絶縁膜内に埋め込まれ、前記ゲート電極に接続されるとともに前記セル領域を囲むように形成されたゲートフィンガーと、が設けられ、前記接続部は、前記絶縁膜上に前記ゲートフィンガーを跨いで形成されており、前記外周電極部は、前記ウェル領域に電気的に接続されている。
上記半導体装置によれば、駆動電極の面積を大きくすることができる。
図１は、第１実施形態の半導体装置の平面図である。 図２は、図１の半導体装置のゲート電極およびその周辺の拡大図である。 図３は、図１の半導体装置のセル領域の断面構造を示す断面図である。 図４は、図１の半導体装置の外周領域の断面構造を示す断面図である。 図５は、図１の半導体装置の５－５線の断面構造を示す断面図である。 図６は、図１の半導体装置の６－６線の断面構造を示す断面図である。 図７は、比較例の半導体装置の平面図である。 図８は、図７の比較例の半導体装置の８－８線の断面構造を示す断面図である。 図９は、図７の比較例の半導体装置の９－９線の断面構造を示す断面図である。 図１０は、第２実施形態の半導体装置の平面図である。 図１１は、図１０の半導体装置のゲート電極およびその周辺の拡大図である。 図１２は、図１０の半導体装置の１２－１２線の断面構造を示す断面図である。 図１３は、図１０の半導体装置の１３－１３線の断面構造を示す断面図である。 図１４は、変更例の半導体装置のゲート電極およびその周辺を拡大した平面図である。
以下、半導体装置の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。
［第１実施形態］
（半導体装置の構成）
図１～図６を参照して、半導体装置１０の一実施形態の構成について説明する。
図１に示すように、本実施形態の半導体装置１０は、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。この半導体装置１０は、たとえば車載用インバータ装置においてスイッチング素子として用いられる。この場合、半導体装置１０には、たとえば５Ａ以上１０００Ａ以下の電流が流れる。
図１に示すように、半導体装置１０は、たとえば矩形平板状に形成されている。本実施形態では、半導体装置１０の装置主面１０ｓは、たとえば正方形に形成されている。本実施形態では、装置主面１０ｓの一辺の長さは、１１ｍｍ程度である。つまり、本実施形態の半導体装置１０のチップサイズは、１１ｍｍ□である。半導体装置１０は、装置主面１０ｓと反対側を向く装置裏面１０ｒ（図３参照）と、装置主面１０ｓと装置裏面１０ｒとの間に形成された４つの装置側面１０ａ～１０ｄと、を有している。装置側面１０ａ～１０ｄは、たとえば装置主面１０ｓと装置裏面１０ｒとを繋ぐ面であり、装置主面１０ｓと装置裏面１０ｒとの双方と直交している。
以下の説明において、装置主面１０ｓおよび装置裏面１０ｒが向く方向を「ｚ方向」とする。ｚ方向は、半導体装置１０の高さ方向であるともいえる。ｚ方向に直交する方向のうち互いに直交する２方向を「ｘ方向」および「ｙ方向」とする。本実施形態では、装置側面１０ａ，１０ｂは半導体装置１０のｘ方向の両端面を構成し、装置側面１０ｃ，１０ｄは半導体装置１０のｙ方向の両端面を構成している。また、便宜上、装置裏面１０ｒから装置主面１０ｓに向かう方向を「上方」とし、装置主面１０ｓから装置裏面１０ｒに向かう方向を「下方」とする。また、ｚ方向から半導体装置１０を視ることを「平面視」とする。
図２に示すように、半導体装置１０は、半導体装置１０の外部と接続するための外部電極として、エミッタ電極２１、ゲート電極２２、およびコレクタ電極２７（図３参照）を備えている。
エミッタ電極２１は、ＩＧＢＴのエミッタを構成する電極であり、半導体装置１０のメイン電流が流れる電極である。エミッタ電極２１は、装置主面１０ｓに形成されている。エミッタ電極２１のうちｙ方向の中央よりも装置側面１０ｃの近くかつｘ方向の中央には、開口部２１ａが形成されている。
ゲート電極２２は、ＩＧＢＴのゲートを構成する電極であり、半導体装置１０を駆動させるための駆動電圧信号が半導体装置１０の外部から供給される電極である。ゲート電極２２は、装置主面１０ｓに形成されている。ゲート電極２２は、エミッタ電極２１の開口部２１ａ内に形成されている。
コレクタ電極２７は、ＩＧＢＴのコレクタを構成する電極であり、半導体装置１０のメイン電流が流れる電極である。つまり、半導体装置１０では、コレクタ電極２７からエミッタ電極２１に向けてメイン電流が流れる。コレクタ電極２７は、装置裏面１０ｒに形成されている。より詳細には、コレクタ電極２７は、装置裏面１０ｒの全体にわたり形成されている。
図１および図２の破線で示すように、半導体装置１０は、複数のセル１１Ａ（図３参照）が形成されたセル領域１１と、セル領域１１を囲むようにセル領域１１の外側に設けられた外周領域１２と、を備えている。ここで、セル１１Ａとは、トランジスタが形成されたメインセルを意味する。つまり、セル領域１１は、トランジスタが形成される領域である。本実施形態では、平面視におけるセル領域１１の形状は、矩形状である。
セル領域１１には、エミッタ電極２１が設けられている。エミッタ電極２１は、セル領域１１の大部分にわたり形成されている。平面視において、エミッタ電極２１は、セル領域１１の形状に沿った形状を有している。セル領域１１のうちゲート電極２２と重なる位置には、セル１１Ａが形成されていない。つまり、セル領域１１は、ゲート電極２２を避けるように凹んだ凹部１１ａを有している。
外周領域１２は、半導体装置１０の絶縁耐圧を向上させる終端構造が設けられる領域である。外周領域１２は、平面視において、装置主面１０ｓの外周部分に形成された環状の領域である。外周領域１２は、平面視において、装置主面１０ｓのうちセル領域１１以外の領域であるともいえる。
外周領域１２には、エミッタ電極２１の一部およびゲート電極２２が配置されている。外周領域１２には、ゲートフィンガー２３と、ＦＬＲ（Field Limiting Ring）部２４と、等電位リング２５と、が設けられている。エミッタ電極２１、ゲート電極２２、ＦＬＲ部２４の後述する複数（本実施形態では８個）のフィールドプレート２４ｂ、および等電位リング２５は、共通の金属膜を含む。この金属膜は、たとえばＡｌＣｕを含む材料（アルミニウムと銅との合金）によって形成されている。
ゲートフィンガー２３は、エミッタ電極２１のうちゲート電極２２から離れた部分におけるセル１１Ａにも、ゲート電極２２に供給された電流を速やかに供給するように構成されている。ゲートフィンガー２３は、ゲート電極２２に接続されている。
ゲートフィンガー２３は、エミッタ電極２１の外周部に設けられている。ゲートフィンガー２３は、セル領域１１を囲むように形成されている。ゲートフィンガー２３は、金属配線によって形成されている。平面視において、ゲートフィンガー２３は、エミッタ電極２１の外周部と重なる位置に配置されている。本実施形態では、ゲートフィンガー２３は、タングステン（Ｗ）を含む材料によって形成されている。
ゲートフィンガー２３は、ゲートフィンガー２３Ａ，２３Ｂ，２３Ｃを含む。ゲートフィンガー２３Ａは、ゲート電極２２から装置側面１０ａに向けて延び、セル領域１１を装置側面１０ｃ、装置側面１０ａ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ｂは、ゲート電極２２から装置側面１０ｂに向けて延び、セル領域１１を装置側面１０ｃ、装置側面１０ｂ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ａの先端部とゲートフィンガー２３Ｂの先端部とは、エミッタ電極２１よりも装置側面１０ｄ寄りの部分においてｘ方向に隙間をあけて対向している。ゲートフィンガー２３Ｃは、平面視において、ゲート電極２２と重なる位置に形成されている。ゲートフィンガー２３Ｃは、ゲートフィンガー２３Ａとゲートフィンガー２３Ｂとを繋いでいる。なお、ゲートフィンガー２３は、複数設けられていてもよい。
ＦＬＲ部２４は、半導体装置１０の耐圧向上のための終端構造であり、エミッタ電極２１の外方に設けられている。ＦＬＲ部２４は、エミッタ電極２１およびゲート電極２２を囲む環状に形成されている。本実施形態では、ＦＬＲ部２４は、閉じた環状となるように形成されている。ＦＬＲ部２４は、外周領域１２における電界を緩和し、外部イオンからの影響を抑制することによって半導体装置１０の耐圧を向上させる機能を有している。
等電位リング２５は、半導体装置１０の耐圧向上のための終端構造であり、ＦＬＲ部２４を囲うように環状に形成されている。本実施形態では、等電位リング２５は、閉じた環状となるように形成されている。等電位リング２５は、半導体装置１０の耐圧を向上させる機能を有している。
半導体装置１０は、セル領域１１および外周領域１２の双方を覆うパッシベーション膜１３（図４参照）を備えている。パッシベーション膜１３は、エミッタ電極２１、ゲート電極２２、ＦＬＲ部２４、および等電位リング２５を覆っている。パッシベーション膜１３は、半導体装置１０を半導体装置１０の外部から保護する保護膜である。また、パッシベーション膜１３は、たとえばポリイミド（ＰＩ）を含む材料によって形成された有機絶縁膜である。なお、図１および図２では、図面の見やすさの観点からパッシベーション膜１３を省略している。
パッシベーション膜１３には、エミッタ電極２１の一部を露出する第１開口部（図示略）と、ゲート電極２２の大部分を露出する第２開口部（図示略）とが設けられている。エミッタ電極２１のうち第１開口部によって露出した部分は、エミッタ電極パッドを構成している。ゲート電極２２のうち第２開口部によって露出した部分は、ゲート電極パッドを構成している。
図３は、セル領域１１の一部の断面構造の一例を示している。なお、図３では、便宜上、セル領域１１における半導体装置１０の構成要素の一部のハッチングを省略して示している。
図３に示すように、半導体装置１０は、半導体基板３０を備えている。半導体基板３０は、たとえばｎ－型のＳｉ（シリコン）を含む材料から形成されている。半導体基板３０は、たとえば５０μｍ以上２００μｍ以下の厚さを有している。
半導体基板３０は、ｚ方向において互いに反対側を向く基板表面３０ｓおよび基板裏面３０ｒを有している。つまり、ｚ方向は、半導体基板３０の厚さ方向であるともいえる。
半導体基板３０は、基板裏面３０ｒから基板表面３０ｓに向けて順に、ｐ＋型のコレクタ層３１、ｎ型のバッファ層３２、およびｎ－型のドリフト層３３が積層された構造を有している。基板裏面３０ｒには、コレクタ電極２７が形成されている。コレクタ電極２７は、基板裏面３０ｒの略全面にわたり形成されている。コレクタ電極２７のうち基板裏面３０ｒとは反対側の面は、半導体装置１０の装置裏面１０ｒを構成している。
コレクタ層３１のｐ型ドーパントとしては、たとえばＢ（ホウ素）、Ａｌ（アルミニウム）等が用いられる。コレクタ層３１の不純物濃度は、たとえば、１×１０１５ｃｍ－３以上２×１０１９ｃｍ－３以下である。
バッファ層３２およびドリフト層３３のｎ型ドーパントとしては、たとえばＮ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等が用いられる。バッファ層３２の不純物濃度は、たとえば１×１０１５ｃｍ－３以上５×１０１７ｃｍ－３以下である。ドリフト層３３の不純物濃度は、バッファ層３２よりも低く、たとえば１×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下である。
ドリフト層３３の表面、すなわち基板表面３０ｓには、ｐ型のベース領域３４が形成されている。ベース領域３４は、基板表面３０ｓの略全面にわたり形成されている。ベース領域３４の不純物濃度は、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。ベース領域３４の基板表面３０ｓからの深さは、たとえば１．０μｍ以上４．０μｍ以下である。
セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、複数のトレンチ３５が並んで配置されている。各トレンチ３５は、たとえばｙ方向に沿って延びており、ｘ方向において互いに離間して配列されている。これにより、ストライプ状のセル１１Ａに区画されている。ｘ方向において隣り合うトレンチ３５の間隔（トレンチ３５の中心間距離）は、たとえば、１．５μｍ以上７．０μｍ以下である。各トレンチ３５の幅（トレンチ３５のｘ方向の寸法）は、たとえば、０．５μｍ以上３．０μｍ以下である。各トレンチ３５は、ベース領域３４をｚ方向に貫通して、ドリフト層３３の途中まで延びている。なお、各トレンチ３５は、行列状のセル１１Ａを区画するように格子状に形成されていてもよい。
セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｎ＋型のエミッタ領域３６が形成されている。エミッタ領域３６は、トレンチ３５のｘ方向の両側に配置されている。つまり、エミッタ領域３６は、ベース領域３４のうちトレンチ３５の配列方向におけるトレンチ３５の両側に設けられているともいえる。このため、ｘ方向において隣り合うトレンチ３５のｘ方向の間には、２つのエミッタ領域３６がｘ方向において互いに間隔をあけて配置されている。各エミッタ領域３６の深さは、たとえば０．２μｍ以上０．６μｍ以下である。また、各エミッタ領域３６の不純物濃度は、ベース領域３４よりも高く、たとえば１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下である。
セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｐ＋型のベースコンタクト領域３７が形成されている。ベースコンタクト領域３７は、エミッタ領域３６とｘ方向に隣り合う位置に設けられている。つまり、ベースコンタクト領域３７は、ｘ方向において隣り合うトレンチ３５のｘ方向の間に設けられた２つのエミッタ領域３６のｘ方向の間に設けられている。各ベースコンタクト領域３７は、エミッタ領域３６よりも深く形成されていてもよい。各ベースコンタクト領域３７の深さは、たとえば０．２μｍ以上０．８μｍ以下である。また、各ベースコンタクト領域３７の不純物濃度は、ベース領域３４よりも高く、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
各トレンチ３５の内面および基板表面３０ｓの双方には、絶縁膜３８が一体に形成されている。このため、絶縁膜３８は、ドリフト層３３の表面に形成されているともいえる。絶縁膜３８は、たとえば酸化シリコン（ＳｉＯ２）を有している。絶縁膜３８の厚さは、たとえば、１１００Å以上１３００Å以下である。セル領域１１における絶縁膜３８は、ゲート絶縁膜を構成しているともいえる。基板表面３０ｓに形成された絶縁膜３８は、基板裏面３０ｒと同じ側を向く裏面３８ｒを有している。本実施形態では、絶縁膜３８の裏面３８ｒは基板表面３０ｓと接している。
絶縁膜３８を介して各トレンチ３５内には、たとえばポリシリコン等によって形成された電極材料が埋め込まれている。各トレンチ３５に埋め込まれた電極材料は、ゲート電極２２（ゲートフィンガー２３）およびエミッタ電極２１のいずれかに電気的に接続されている。つまり、各トレンチ３５に埋め込まれた電極材料によって、ゲートトレンチ２２Ａおよびエミッタトレンチ２１ＴＥが形成されている。本実施形態では、複数のトレンチ３５の配列方向において、ゲートトレンチ２２Ａとエミッタトレンチ２１ＴＥとが交互に設けられている。本実施形態では、ゲートトレンチ２２Ａおよびエミッタトレンチ２１ＴＥの双方は、各トレンチ３５の開口端まで埋め込まれている。
基板表面３０ｓに設けられた絶縁膜３８の表面３８ｓには、中間絶縁膜３９が形成されている。中間絶縁膜３９は、たとえばＳｉＯ２を有している。中間絶縁膜３９の厚さは、絶縁膜３８よりも厚く、たとえば３０００Å以上１５０００Å以下である。
中間絶縁膜３９の表面３９ｓには、エミッタ電極２１が形成されている。中間絶縁膜３９は、エミッタ電極２１とゲートトレンチ２２Ａとの間と、エミッタ電極２１とエミッタトレンチ２１ＴＥとの間との双方を埋める層間絶縁膜である。
セル領域１１における中間絶縁膜３９および絶縁膜３８の双方には、ベースコンタクト領域３７を露出するコンタクトホール４０ａが形成されている。エミッタ電極２１の一部は、コンタクトホール４０ａに埋め込まれてベースコンタクト領域３７と接している。
図４は、外周領域１２の断面構造の一例を示している。
図４に示すように、外周領域１２には、第２導電型（本実施形態ではｐ型）の半導体領域であるウェル領域３４Ａが形成されている。ウェル領域３４Ａは、ドリフト層３３の表面（半導体基板３０の基板表面３０ｓ）に形成されている。ウェル領域３４Ａの深さは、ベース領域３４の深さよりも深い。本実施形態では、ウェル領域３４Ａの深さは、トレンチ３５の深さよりも深い。ウェル領域３４Ａの不純物濃度は、ドリフト層３３の不純物濃度よりも高く、かつベース領域３４の不純物濃度よりも低い。一例では、ウェル領域３４Ａの不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ＦＬＲ部２４は、ウェル領域３４Ａよりも外方の位置に形成されている。ＦＬＲ部２４は、互いに離間して配置された複数（本実施形態では４つ）の環状の導電体および半導体領域から構成されている。
半導体基板３０の基板表面３０ｓには、複数（本実施形態では８つ）の環状のガードリング２４ａが形成されている。本実施形態では、各ガードリング２４ａは、閉じた環状に形成されている。各ガードリング２４ａは、ドリフト層３３において部分的に形成されている。各ガードリング２４ａは、第２導電型（本実施形態ではｐ型）の半導体領域であり、ｚ方向と直交する方向において互いに離間して配置されている。本実施形態では、各ガードリング２４ａの深さは、ウェル領域３４Ａの深さと同じである。各ガードリング２４ａのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。各ガードリング２４ａの不純物濃度は、たとえばウェル領域３４Ａの不純物濃度と同じであり、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。この場合、各ガードリング２４ａとウェル領域３４Ａとは同一の工程で形成されてもよい。
ＦＬＲ部２４は、複数のガードリング２４ａに対応させて設けられた複数のフィールドプレート２４ｂを有している。各フィールドプレート２４ｂは、中間絶縁膜３９上に設けられている。平面視において、フィールドプレート２４ｂは対応するガードリング２４ａと重なる位置に設けられている。
フィールドプレート２４ｂは対応するガードリング２４ａに接している。より詳細には、中間絶縁膜３９および絶縁膜３８における各ガードリング２４ａに対応する位置には、各ガードリング２４ａを露出させる開口部４０ｂ（図５参照）が個別に形成されている。各フィールドプレート２４ｂは、各ガードリング２４ａに対応する開口部４０ｂを介して各ガードリング２４ａに個別に接している。本実施形態では、各ガードリング２４ａおよび各フィールドプレート２４ｂはそれぞれ、電気的にフローティング状態である。
等電位リング２５は、ドリフト層３３の表面（基板表面３０ｓ）に形成された第１導電型（ｎ＋型）のチャネルストップ領域（図示略）と、絶縁膜３８および中間絶縁膜３９内に設けられた内部配線（図示略）と、中間絶縁膜３９上に設けられた表面側配線２５ａと、を有している。
チャネルストップ領域は、ｚ方向から視て表面側配線２５ａと重なる位置から装置側面１０ｃまで形成されている。チャネルストップ領域は、内部配線に対して外方（装置側面１０ｃ寄り）に配置されている。チャネルストップ領域の不純物濃度は、たとえばエミッタ領域３６（図３参照）の不純物濃度と同じであり、１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下である。この場合、たとえばチャネルストップ領域は、エミッタ領域３６と同一の工程で形成される。
内部配線は、絶縁膜３８上に設けられており、中間絶縁膜３９によって覆われている。内部配線は、ポリシリコン等の電極材料によって形成されている。内部配線の表面には、酸化膜が形成されている。
表面側配線２５ａは、平面視においてチャネルストップ領域および内部配線の双方と重なる位置に設けられている。表面側配線２５ａは、たとえばＡｌＣｕを含む材料によって形成されている。表面側配線２５ａは、チャネルストップ領域および内部配線の双方と電気的に接続されている。より詳細には、中間絶縁膜３９および絶縁膜３８のうちチャネルストップ領域と対応する位置には第１開口部が設けられている。表面側配線２５ａは、第１開口部を介してチャネルストップ領域と接する第１コンタクトを有している。中間絶縁膜３９のうち内部配線と対応する位置には第２開口部が設けられている。表面側配線２５ａは、第２開口部を介して内部配線と接する第２コンタクトを有している。
図５および図６は、セル領域１１の一部および外周領域１２の断面構造の一例を示している。なお、図５および図６では、便宜上、セル領域１１の一部および外周領域１２における半導体装置１０の構成要素の一部のハッチングを省略して示している。また、図５および図６では、便宜上、パッシベーション膜１３を省略して示している。
図２、図５、および図６に示すように、本実施形態では、ウェル領域３４Ａは、セル領域１１と隣接して設けられている。ウェル領域３４Ａは、平面視において、セル領域１１を囲むように設けられている。ウェル領域３４Ａは、平面視において、ｚ方向と直交する方向（たとえばｘ方向またはｙ方向）に幅を有する環状に形成されている。図５に示すように、ウェル領域３４Ａは、ゲート電極２２と重なる位置に形成されている。平面視において、ゲート電極２２は、ウェル領域３４Ａ内に配置されているともいえる。
ウェル領域３４Ａは、セル領域１１の周囲において第１幅寸法を有する第１ウェル領域３４ＡＡと、第１幅寸法よりも大きい第２幅寸法を有する第２ウェル領域３４ＡＢと、を有している。第２ウェル領域３４ＡＢは、セル領域１１の凹部１１ａに入り込むように形成されている。平面視における第２ウェル領域３４ＡＢの形状は矩形状である。平面視において、第２ウェル領域３４ＡＢは、ゲート電極２２と重なる位置に形成されている。
第１ウェル領域３４ＡＡは、第２ウェル領域３４ＡＢのｘ方向の両端部に繋がり、セル領域１１を囲う環状に形成されている。第１ウェル領域３４ＡＡは、第２ウェル領域３４ＡＢのｙ方向の両端部のうちエミッタ電極２１の後述するセル電極部２１Ａから遠い方の端部と繋がっている。換言すると、第２ウェル領域３４ＡＢは、ＦＬＲ部２４よりも内方かつＦＬＲ部２４と隣り合う位置に形成されている。
ウェル領域３４Ａは、その幅方向の中心よりもセル電極部２１Ａ寄りの部分である内周部３４Ｂと、幅方向の中心よりもセル電極部２１Ａから離れた部分である外周部３４Ｃと、を有している。外周部３４Ｃは、幅方向の中心よりも外周領域１２に近い部分であるともいえる。
外周領域１２における基板表面３０ｓ上には、絶縁膜３８が形成されている。基板表面３０ｓに形成された絶縁膜３８上には、中間絶縁膜３９が形成されている。つまり、絶縁膜３８および中間絶縁膜３９の双方は、セル領域１１および外周領域１２の双方にわたり形成されている。
中間絶縁膜３９の表面３９ｓには、ゲート電極２２が形成されている。中間絶縁膜３９は、ゲート電極２２とウェル領域３４Ａとの間を埋める層間絶縁膜であるといえる。また、中間絶縁膜３９は、ＦＬＲ部２４の複数のフィールドプレート２４ｂと複数のガードリング２４ａ（ともに図４参照）との間を埋める層間絶縁膜であるともいえる。
ここで、本実施形態では、中間絶縁膜３９および絶縁膜３８は「絶縁膜」に対応している。中間絶縁膜３９の表面３９ｓは「絶縁膜の表面」に対応し、絶縁膜３８の裏面３８ｒは「絶縁膜の裏面」に対応している。
（エミッタ電極、ゲート電極、およびゲートフィンガーの構成）
図２、図５、および図６を参照して、エミッタ電極２１、ゲート電極２２、およびゲートフィンガー２３Ａ（２３Ｂ）の構成について説明する。なお、ゲートフィンガー２３Ｂの構成は、ゲートフィンガー２３Ａの構成と同じであるため、その説明を省略する。
エミッタ電極２１は、平面視において、セル領域１１および外周領域１２の双方と重なる位置に設けられている。エミッタ電極２１は、環状のＦＬＲ部２４よりも内方に設けられているともいえる。
エミッタ電極２１は、セル領域１１に設けられたセル電極部２１Ａと、セル電極部２１Ａと距離を隔てて外周領域１２に設けられた外周電極部２１Ｂと、セル電極部２１Ａと外周電極部２１Ｂとを接続する接続部２１Ｇと、を有している。本実施形態では、セル電極部２１Ａ、外周電極部２１Ｂ、および接続部２１Ｇは一体に形成されている。
平面視において、セル電極部２１Ａは、セル領域１１の全体を覆っている。このため、平面視におけるセル電極部２１Ａの形状は、矩形状である。ここで、本実施形態では、セル電極部２１Ａは「電極部」に対応している。
平面視において、外周電極部２１Ｂは、外周領域１２における内周領域を覆っている。外周領域１２における内周領域は、外周領域１２のうちＦＬＲ部２４よりも内方に位置する領域である。外周電極部２１Ｂは、ゲートフィンガー２３よりも外方に位置している。つまり、外周電極部２１Ｂは、外周領域１２の内周領域のうちＦＬＲ部２４に近い領域を覆っている。また、外周電極部２１Ｂは、ゲート電極２２を避けるように形成されている。このように、外周電極部２１Ｂは、平面視において、セル領域１１から距離を隔てて外周領域１２に設けられた部分であるともいえる。
外周電極部２１Ｂは、平面視において、ウェル領域３４Ａにおけるゲート電極２２と重なる領域以外の領域のうちゲートフィンガー２３よりも外方の領域を覆っている。より詳細には、外周電極部２１Ｂは、第２ウェル領域３４ＡＢの外周部３４Ｃのうちゲート電極２２よりも外方の部分を覆っている。また、外周電極部２１Ｂは、第１ウェル領域３４ＡＡの外周部３４Ｃのうちゲートフィンガー２３Ａ，２３Ｂよりも外方の領域を覆っている。
本実施形態では、外周電極部２１Ｂは、平面視において、セル電極部２１Ａを囲む環状に設けられている。外周電極部２１Ｂは、エミッタ電極２１の外周部分として設けられている。
上述のように、エミッタ電極２１は、ゲート電極２２が配置された開口部２１ａを有している。外周電極部２１Ｂおよび接続部２１Ｇの双方は、エミッタ電極２１のうち開口部２１ａとｘ方向に隣り合う部分、換言するとエミッタ電極２１のうちゲート電極２２とｘ方向に隣り合う部分を含んでいる。本実施形態では、図２に示すように、開口部２１ａは、ｘ方向において外周電極部２１Ｂおよび接続部２１Ｇにわたり形成されているともいえる。
図５および図６に示すように、外周電極部２１Ｂは、ｙ方向において、ゲート電極２２よりも外方に位置する外周端部２１Ｃを有している。ここで、外周電極部２１Ｂの外周端部２１Ｃとは、幅を有する環状に形成された外周電極部２１Ｂの幅方向の両端部のうちＦＬＲ部２４に近い方の端部である。外周端部２１Ｃは、ｙ方向においてゲート電極２２とＦＬＲ部２４との間に配置された部分を有している。
接続部２１Ｇは、セル電極部２１Ａと外周電極部２１Ｂとの間に設けられている。平面視において、接続部２１Ｇは、外周領域１２に配置され、ゲートフィンガー２３Ａ，２３Ｂを覆っている。このため、接続部２１Ｇは、外周領域１２における内周領域を覆っている。平面視において、接続部２１Ｇは、セル電極部２１Ａの全周を囲うように形成されている。つまり、接続部２１Ｇは、幅を有する環状に形成されている。
接続部２１Ｇは、平面視において、ウェル領域３４Ａのうちゲート電極２２と重なる領域以外の領域のうちゲートフィンガー２３よりも内方の領域を覆っている。より詳細には、接続部２１Ｇは、第２ウェル領域３４ＡＢの内周部３４Ｂのうちゲート電極２２よりも内方の部分を覆っている。また、接続部２１Ｇは、第１ウェル領域３４ＡＡの内周部３４Ｂと外周部３４Ｃの一部とを覆っている。接続部２１Ｇは、第１ウェル領域３４ＡＡの外周部３４Ｃのうち平面視においてゲートフィンガー２３Ａ，２３Ｂと重なる領域を覆っている。このように、外周電極部２１Ｂおよび接続部２１Ｇによって、エミッタ電極２１は、ウェル領域３４Ａの全体を覆っている。外周電極部２１Ｂは接続部２１Ｇを有している。平面視において、ゲートフィンガー２３Ａ，２３Ｂは外周電極部２１Ｂと重なる位置に設けられている。
絶縁膜３８および中間絶縁膜３９は、セル領域１１および外周領域１２の双方にわたり設けられている。このため、絶縁膜３８および中間絶縁膜３９は、ウェル領域３４Ａを覆うように形成されている。
絶縁膜３８および中間絶縁膜３９の双方には、絶縁膜３８および中間絶縁膜３９を貫通するように第１開口部４１および第２開口部４２が形成されている。これら開口部４１，４２は、絶縁膜３８および中間絶縁膜３９からウェル領域３４Ａを露出している。つまり、第１開口部４１および第２開口部４２の双方は、平面視において、ウェル領域３４Ａと重なる位置に設けられている。
第１開口部４１は、ゲートフィンガー２３に対してセル電極部２１Ａと反対側に形成されている。換言すると、第１開口部４１は、ゲートフィンガー２３に対してセル電極部２１Ａから遠い位置に形成されている。第１開口部４１は、外周端部２１Ｃと重なる位置においてｘ方向に沿って延びている。つまり、第１開口部４１は、ｙ方向においてゲート電極２２に対してセル電極部２１Ａとは反対側に形成されている。
第１開口部４１は、平面視において、ウェル領域３４Ａの外周部３４Ｃと重なる位置に形成されている。本実施形態では、第１開口部４１は、ウェル領域３４Ａの外周端部と重なる位置に形成されている。ウェル領域３４Ａの外周端部とは、ウェル領域３４Ａの幅方向におけるウェル領域３４Ａの両端部のうちＦＬＲ部２４に近い方の端部である。
第２開口部４２は、ゲートフィンガー２３に対してセル電極部２１Ａ寄りに形成されている。図２に示すとおり、平面視において、第２開口部４２は、エミッタ電極２１の開口部２１ａの形状に沿って凹形状となる凹部４２ａを有している。つまり、ｙ方向に延びる第２開口部４２は、ｘ方向から視てゲート電極２２と重なる位置に設けられており、平面視においてゲート電極２２を避けるように折り曲がった形状となる。
第２開口部４２は、平面視において、ウェル領域３４Ａの内周部３４Ｂと重なる位置に形成されている。本実施形態では、第２開口部４２は、ウェル領域３４Ａの内周端部と重なる位置に形成されている。ウェル領域３４Ａの内周端部とは、ウェル領域３４Ａの幅方向におけるウェル領域３４Ａの両端部のうちエミッタ電極２１に近い方の端部である。
外周電極部２１Ｂは、平面視において、第１開口部４１を覆うように形成されている。外周電極部２１Ｂは、第１開口部４１に埋め込まれた第１コンタクト２１Ｄを有している。このため、平面視における第１コンタクト２１Ｄの形状は平面視における第１開口部４１の形状と同じである。
接続部２１Ｇは、平面視において、第２開口部４２を覆うように形成されている。接続部２１Ｇは、第２開口部４２に埋め込まれた第２コンタクト２１Ｅを有している。このため、平面視における第２コンタクト２１Ｅの形状は平面視における第２開口部４２の形状と同じである。
第１コンタクト２１Ｄは、ウェル領域３４Ａの外周部３４Ｃと接している。これにより、外周電極部２１Ｂは、ウェル領域３４Ａと電気的に接続されている。本実施形態では、第１コンタクト２１Ｄは、ウェル領域３４Ａの外周端部と接している。つまり、外周電極部２１Ｂは、ウェル領域３４Ａの外周端部においてウェル領域３４Ａと電気的に接続されている。第１コンタクト２１Ｄは、平面視において、外周電極部２１Ｂの外周端部２１Ｃにおいて環状に形成されている。このため、第１コンタクト２１Ｄは、ゲート電極２２に対してセル電極部２１Ａとは反対側に配置された部分を有している。
第２コンタクト２１Ｅは、ウェル領域３４Ａの内周部３４Ｂと接している。これにより、接続部２１Ｇは、ウェル領域３４Ａと電気的に接続されている。第２コンタクト２１Ｅは、平面視において、接続部２１Ｇの内端部において環状に形成されている。ここで、接続部２１Ｇの内端部とは、幅を有する環状の接続部２１Ｇの幅方向におけるセル電極部２１Ａ寄りの部分である。このため、第２コンタクト２１Ｅは、ゲート電極２２に対してセル電極部２１Ａ寄りに配置された部分を有しているともいえる。本実施形態では、第２コンタクト２１Ｅは、ウェル領域３４Ａの内周端部と接している。つまり、接続部２１Ｇは、ウェル領域３４Ａの内周端部においてウェル領域３４Ａと電気的に接続されている。
ゲートフィンガー２３は、絶縁膜３８および中間絶縁膜３９を含む絶縁膜内に埋め込まれている。本実施形態では、ゲートフィンガー２３は、絶縁膜３８の表面３８ｓ上に形成されており、中間絶縁膜３９によって覆われている。
図２および図６に示すように、ゲートフィンガー２３Ａ，２３Ｂ（図６では図示略）は、平面視において、接続部２１Ｇと重なる位置に設けられている。ゲートフィンガー２３Ａ，２３Ｂは、平面視において、ウェル領域３４Ａと重なる位置に配置されている。ゲートフィンガー２３Ａ，２３Ｂは、平面視において、第１コンタクト２１Ｄと第２コンタクト２１Ｅとの間に配置されているともいえる。本実施形態では、ウェル領域３４Ａの幅方向において、ゲートフィンガー２３Ａ，２３Ｂは、第１ウェル領域３４ＡＡの中央付近に配置されている。一例では、図６に示すとおり、複数のゲートフィンガー２３Ａのうち１つは、平面視において、第１ウェル領域３４ＡＡの外周部３４Ｃと重なる位置に配置されており、別の１つは、平面視において、第１ウェル領域３４ＡＡの内周部３４Ｂと重なる位置に配置されている。複数のゲートフィンガー２３Ａの残りの１つは、平面視において、第１ウェル領域３４ＡＡの内周部３４Ｂと外周部３４Ｃとの境界と重なる位置に配置されている。なお、複数のゲートフィンガー２３Ｂの第１ウェル領域３４ＡＡに対する配置位置は、ゲートフィンガー２３Ａと同様である。
図５に示すように、ゲートフィンガー２３Ｃは、平面視において、ゲート電極２２のｙ方向の両端部のうち外周端部（ＦＬＲ部２４に近い方の端部）と重なる位置に設けられている。つまり、ゲートフィンガー２３Ｃは、第１コンタクト２１Ｄと第２コンタクト２１Ｅとの間のうち第１コンタクト２１Ｄ寄りに配置されている。また、ゲートフィンガー２３Ｃは、平面視において、第２ウェル領域３４ＡＢの外周部３４Ｃと重なる位置に配置されているともいえる。本実施形態では、ゲートフィンガー２３Ｃは、ｘ方向に沿って延びている。
ゲートフィンガー２３Ｃに対応する中間絶縁膜３９には、ゲートフィンガー２３Ａを露出する開口部３９ａが形成されている。つまり、開口部３９ａは、ゲートフィンガー２３Ａ，２３Ｂに対応する中間絶縁膜３９には形成されていない。ゲート電極２２は、開口部３９ａに埋め込まれた埋め込み電極部２２ｃを有している。埋め込み電極部２２ｃは、ゲートフィンガー２３Ｃと接している。これにより、ゲート電極２２とゲートフィンガー２３とが電気的に接続されている。
（半導体装置１０の製造方法）
次に、本実施形態の半導体装置１０の製造方法の概略について説明する。
半導体装置１０の製造方法は、ｎ－型のドリフト層３３を有する半導体基板３０を用意する工程と、半導体基板３０にｐ型のウェル領域３４Ａおよび複数のガードリング２４ａを形成する工程と、複数のトレンチ３５を形成する工程と、絶縁膜３８を形成する工程と、各トレンチに電極材料としてのポリシリコンを埋め込み、エミッタトレンチ２１ＴＥおよびゲートトレンチ２２Ａを形成する工程と、を備えている。これら工程は、既知の方法によって実施される。
半導体装置１０の製造方法は、ゲートフィンガー２３を形成する工程を備えている。絶縁膜３８の表面３８ｓに、たとえばタングステン（Ｗ）を含む材料によって形成された金属配線を形成することによってゲートフィンガー２３が形成される。
半導体装置１０の製造方法は、中間絶縁膜３９を形成する工程と、中間絶縁膜３９および絶縁膜３８の双方に開口部４１，４２を形成する工程と、中間絶縁膜３９に開口部３９ａを形成する工程と、を備えている。まず、中間絶縁膜３９は、露出した絶縁膜３８の表面３８ｓに形成される。この場合、中間絶縁膜３９は、ゲートフィンガー２３を覆うように形成されている。次に、中間絶縁膜３９および絶縁膜３８の双方に開口部３９ａ、第１開口部４１、および第２開口部４２を形成する。続いて、中間絶縁膜３９におけるゲート電極２２が形成される領域に開口部３９ａが形成される。これにより、開口部３９ａを介してゲートフィンガー２３Ｃが露出する。
半導体装置１０の製造方法は、エミッタ電極２１、ゲート電極２２、ＦＬＲ部２４の複数のフィールドプレート２４ｂ、および等電位リング２５を形成する工程を備えている。この工程は、既知の方法によって実施される。この場合、第１コンタクト２１Ｄ、第２コンタクト２１Ｅ、および埋め込み電極部２２ｃが形成される。
半導体装置１０の製造方法は、バッファ層３２、コレクタ層３１、およびコレクタ電極２７を形成する工程を備えている。具体的には、半導体基板３０の基板裏面３０ｒに対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、バッファ層３２およびコレクタ層３１が順に形成される。続いて、コレクタ層３１のうちバッファ層３２とは反対側の表面にコレクタ電極２７が形成される。以上の工程を経て、半導体装置１０が製造される。
（第１実施形態の作用）
本実施形態の半導体装置１０の作用について説明する。図７は比較例の半導体装置１０Ｘの平面図であり、図８は図７の比較例の半導体装置１０Ｘの８－８線の断面図であり、図９は図７の比較例の半導体装置１０Ｘの９－９線の断面図である。
図７～図９に示すように、比較例の半導体装置１０Ｘのエミッタ電極２１Ｘは、エミッタ引き回し部２１Ｙを有している。エミッタ引き回し部２１Ｙは、エミッタ電極２１Ｘのｙ方向の両端部のうち装置側面１０ｄに近い方の端部からエミッタ電極２１Ｘを囲うように延びる環状の配線である。エミッタ引き回し部２１Ｙはエミッタ電極２１Ｘと一体化されている。エミッタ引き回し部２１Ｙは、ゲート電極２２およびゲートフィンガー２３Ｘよりも外方に配置されている。換言すると、ゲート電極２２およびゲートフィンガー２３Ｘの双方は、エミッタ電極２１Ｘとエミッタ引き回し部２１Ｙとの間に配置されている。
図９に示すように、ゲートフィンガー２３Ｘは、中間絶縁膜３９に埋め込まれた内部配線２３ＸＡと、中間絶縁膜３９上に形成された外部配線２３ＸＢと、内部配線２３ＸＡと外部配線２３ＸＢとを接続する接続配線２３ＸＣと、を有している。このため、平面視において、外部配線２３ＸＢは、エミッタ電極２１Ｘと重なる位置に配置することができないため、エミッタ電極２１Ｘよりも外方に配置されている。ゲートフィンガー２３Ｘの外部配線２３ＸＢは、ゲート電極２２と一体化されている。一方、図８に示すように、内部配線２３ＸＡおよび接続配線２３ＸＣは、中間絶縁膜３９内に設けられているため、ゲート電極２２と重なる位置における中間絶縁膜３９内に延びている。
図９に示すように、ゲートフィンガー２３Ｘの外部配線２３ＸＢがエミッタ引き回し部２１Ｙとエミッタ電極２１Ｘとの間に配置されているため、エミッタ電極２１Ｘには外部配線２３ＸＢを配置するためのスペースが必要となる。つまり、エミッタ電極２１Ｘは、外部配線２３ＸＢを避けて形成されている。したがって、ゲートフィンガー２３Ｘの外部配線２３ＸＢの分だけエミッタ電極２１Ｘを大きくすることができない。
本実施形態では、図５および図６に示すように、エミッタ電極２１の外周電極部２１Ｂに設けられた第１コンタクト２１Ｄがウェル領域３４Ａの外周部３４Ｃに接している。つまり、第１コンタクト２１Ｄは、エミッタ引き回し部２１Ｙに対応している。そして、ゲートフィンガー２３が中間絶縁膜３９および絶縁膜３８によって埋め込まれており、ゲートフィンガー２３を覆うように接続部２１Ｇが形成されている。つまり、平面視において、ゲートフィンガー２３と重なる位置にエミッタ電極２１が形成されている。これにより、エミッタ電極２１は、ゲートフィンガー２３を避けて形成する必要がなくなるため、エミッタ電極２１のサイズをエミッタ電極２１Ｘよりも大きくすることができる。
（第１実施形態の効果）
本実施形態の半導体装置１０によれば、以下の効果が得られる。
（１－１）半導体装置１０は、セル領域１１と、セル領域１１とは異なる領域に配置されたゲート電極２２と、セル領域１１とゲート電極２２が配置された領域とを囲む外周領域１２と、セル電極部２１Ａと距離を隔てて外周領域１２に形成された外周電極部２１Ｂと、セル電極部２１Ａと外周電極部２１Ｂとを接続する接続部２１Ｇと、を有するエミッタ電極２１と、を備えている。外周領域１２は、セル領域１１を囲むように設けられたウェル領域３４Ａと、ウェル領域３４Ａを覆う絶縁膜３８および中間絶縁膜３９と、絶縁膜３８および中間絶縁膜３９からなる絶縁膜に埋め込まれ、ゲート電極２２に接続されるとともにセル領域１１を囲むゲートフィンガー２３を有している。エミッタ電極２１の外周電極部２１Ｂは、中間絶縁膜３９および絶縁膜３８のうちゲートフィンガー２３に対してセル電極部２１Ａとは反対側に形成された第１開口部４１を介してウェル領域３４Ａと電気的に接続されている。
この構成によれば、接続部２１Ｇがゲートフィンガー２３を覆うように形成されるため、エミッタ電極２１のサイズを大きくすることができる。つまり、平面視において、エミッタ電極２１の面積を大きくすることができる。したがって、エミッタ電極２１からの放熱性能を向上させることができる。
（１－２）ウェル領域３４Ａは、幅を有する環状に形成されており、ウェル領域３４Ａにおける幅方向の中心よりもセル電極部２１Ａから離れた部分である外周部３４Ｃを有している。外周電極部２１Ｂは、ウェル領域３４Ａに接する第１コンタクト２１Ｄを有している。平面視において、第１コンタクト２１Ｄは、ウェル領域３４Ａの外周部３４Ｃと接している。
この構成によれば、コレクタ電極２７からエミッタ電極２１に流れる電流がウェル領域３４Ａの外周部３４Ｃおよび第１コンタクト２１Ｄを介してセル電極部２１Ａに流れる。このため、コレクタ電極２７からエミッタ電極２１に流れる電流がウェル領域３４Ａの外周部３４Ｃおよび内周部３４Ｂを介してセル電極部２１Ａに流れる量が少なくなる。つまり、コレクタ電極２７からエミッタ電極２１に流れる電流がウェル領域３４Ａを流れる経路が短くなる。これにより、ウェル領域３４Ａに電流が流れることに起因する発熱を低減できる。
（１－３）第１コンタクト２１Ｄは、ゲート電極２２に対してセル電極部２１Ａとは反対側に配置された部分を有している。
この構成によれば、外周電極部２１Ｂがゲート電極２２に対してセル電極部２１Ａとは反対側に配置された部分を有するため、平面視におけるエミッタ電極２１の面積をより大きくすることができる。
（１－４）平面視において、絶縁膜３８および中間絶縁膜３９のうちゲートフィンガー２３に対してセル電極部２１Ａ寄りの位置には、第２開口部４２が形成されている。外周電極部２１Ｂは、第２開口部４２を介してウェル領域３４Ａに接する第２コンタクト２１Ｅを有している。
この構成によれば、第１コンタクト２１Ｄおよび第２コンタクト２１Ｅによってコレクタ電極２７からエミッタ電極２１に流れる電流の経路が増加するため、コレクタ電極２７からエミッタ電極２１への電流量を増加させることができる。
（１－５）ゲートフィンガー２３は、金属配線によって形成されている。
この構成によれば、ゲートフィンガー２３がたとえばポリシリコンによって形成される場合と比較して、ゲートフィンガー２３の抵抗が小さくなる。したがって、ゲートフィンガー２３を介してセル１１Ａにより速やかに電流を供給できる。
（１－６）ゲートフィンガー２３は、絶縁膜３８の裏面３８ｒと中間絶縁膜３９の表面３９ｓとの双方から離間して配置されている。
この構成によれば、ゲートフィンガー２３が半導体基板３０およびエミッタ電極２１のいずれかと電気的に接続することを抑制できる。
（１－７）ゲートフィンガー２３は、絶縁膜３８の表面３８ｓに形成され、中間絶縁膜３９によって覆われている。
この構成によれば、絶縁膜３８および中間絶縁膜３９からなる絶縁膜内にゲートフィンガー２３を埋め込むため、中間絶縁膜３９に開口部を形成する必要がない。これにより、絶縁膜３８および中間絶縁膜３９からなる絶縁膜内にゲートフィンガー２３を埋め込む工程を簡略化できる。
［第２実施形態］
図１０～図１３を参照して、第２実施形態の半導体装置１０について説明する。本実施形態の半導体装置１０は、第１実施形態の半導体装置１０と比較して、エミッタ電極２１の構成が異なる。以下の説明においては、第１実施形態の半導体装置１０と異なる構成について詳細に説明し、第１実施形態の半導体装置１０と共通の構成要素には同一の符号を付し、その説明を省略する。
図１０に示すように、エミッタ電極２１は、開口部２１ａに代えて、凹部２１ｂを有している。凹部２１ｂは、エミッタ電極２１のｙ方向の両端部のうち装置側面１０ｃに近い方の端部かつｘ方向の中央に設けられている。凹部２１ｂは、装置側面１０ｃに向けて開口している。凹部２１ｂには、ゲート電極２２が配置されている。このように、本実施形態では、ゲート電極２２とＦＬＲ部２４とのｙ方向の間にエミッタ電極２１の一部が配置されていない。
図１１に示すように、ゲート電極２２は、エミッタ電極２１のｙ方向の両端部のうち装置側面１０ｃに近い方の端部と重なる位置に配置されている。より詳細には、ゲート電極２２のｙ方向の両端部のうち装置側面１０ｃに近い方の端部と、エミッタ電極２１のｙ方向の両端部のうち装置側面１０ｃに近い方の端部とは、ｙ方向において互いに揃った状態でｘ方向において互いに離間するように配置されている。このため、ゲート電極２２は、エミッタ電極２１における外周電極部２１Ｂの外周端部２１Ｃと重なる位置に配置されているともいえる。
図１１および図１２に示すように、外周電極部２１Ｂの第１コンタクト２１Ｄは、ゲート電極２２が配置されている部分に形成されていない。第１コンタクト２１Ｄが延びる方向における第１コンタクト２１Ｄの両端部２１ＤＥは、ｘ方向においてゲート電極２２と隣り合う位置に設けられている。このため、第１コンタクト２１Ｄは、ゲート電極２２が配置されている部分を除いて、外周電極部２１Ｂの外周端部２１Ｃに沿って形成された開いた環状であるともいえる。
このように、第１コンタクト２１Ｄのうち装置側面１０ｃ寄りに配置されかつｘ方向に延びる部分であるコンタクト部２１ＤＡは、第１実施形態の第１コンタクト２１Ｄと比較して、ｙ方向においてセル電極部２１Ａ寄りに配置されている。このため、図１３に示すように、第１コンタクト２１Ｄと第２コンタクト２１Ｅとの間の距離は、第１実施形態の第１コンタクト２１Ｄと第２コンタクト２１Ｅとの間の距離よりも小さくなる。これにともない、図１２および図１３に示すように、ウェル領域３４Ａのうち第１ウェル領域３４ＡＡの幅および第２ウェル領域３４ＡＢの幅の双方が小さくなる。
（第２実施形態の作用）
図７～図９に示す比較例の半導体装置１０においては、エミッタ引き回し部２１Ｙがゲート電極２２とＦＬＲ部２４との間に配置されているため、比較例の半導体装置１０Ｘのチップサイズを小型化することが難しい。
加えて、図８および図９を参照して、エミッタ引き回し部２１Ｙは、ウェル領域３４Ａと接しているため、エミッタ引き回し部２１Ｙが形成された分、ウェル領域３４Ａの幅が大きくなってしまう。これにより、コレクタ電極２７からウェル領域３４Ａを介してエミッタ電極２１Ｘの第２コンタクト２１Ｅに電流が流れる場合、電流がウェル領域３４Ａを流れる経路の長さが長くなる。ウェル領域３４Ａはエミッタ電極２１Ｘと比較して抵抗値が高いため、ウェル領域３４Ａを流れる電流によって発熱しやすい。
本実施形態では、図１１に示すように、エミッタ電極２１のｙ方向の両端部のうち装置側面１０ｃに近い方の端部と、ゲート電極２２のｙ方向の両端部のうち装置側面１０ｃに近い方の端部とが互いに揃っている。つまり、ゲート電極２２とＦＬＲ部２４とのｙ方向の間にエミッタ電極２１の一部が形成されていない。このため、半導体装置１０は、比較例の半導体装置１０Ｘよりもチップサイズを小さくすることができる。
また、本実施形態では、図１２および図１３に示すように、第１コンタクト２１Ｄと第２コンタクト２１Ｅとのｙ方向の間の距離が小さくなることにともないウェル領域３４Ａの幅が小さくなる。このため、コレクタ電極２７（図２参照）からウェル領域３４Ａを介してエミッタ電極２１の第２コンタクト２１Ｅに電流が流れる場合、電流がウェル領域３４Ａを流れる経路の長さが短くなる。したがって、ウェル領域３４Ａを流れる電流による発熱量を低減することができる。
（第２実施形態の効果）
本実施形態の半導体装置１０によれば、第１実施形態の（１－１）、（１－２）、（１－４）～（１－７）の効果に加え、以下の効果が得られる。
（２－１）ゲート電極２２は、エミッタ電極２１の外周電極部２１Ｂの外周端部２１Ｃと重なる位置に配置されている。第１コンタクト２１Ｄは、ゲート電極２２が配置されている部分を除いて、外周電極部２１Ｂの外周端部２１Ｃに沿って形成された開いた環状である。
この構成によれば、外周電極部２１Ｂがゲート電極２２よりも外方に位置していないため、つまり第１コンタクト２１Ｄがゲート電極２２よりも外方に配置されていないため、平面視における外周領域１２の面積を小さくできる。したがって、半導体装置１０の小型化を図ることができる。
［変更例］
上記各実施形態は本開示に関する半導体装置が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する半導体装置は、上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記各実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記各実施形態に共通する部分については、上記各実施形態と同一符号を付してその説明を省略する。
・第１実施形態において、第１コンタクト２１Ｄおよび第２コンタクト２１Ｅの形状は任意に変更可能である。一例では、第１コンタクト２１Ｄは、一部が切り欠かれた開いた環状に形成されていてもよい。第２コンタクト２１Ｅは、一部が切り欠かれた開いた環状に形成されていてもよい。
・各実施形態において、エミッタ電極２１の外周電極部２１Ｂの形状は任意に変更可能である。一例では、外周電極部２１Ｂは、セル電極部２１Ａの周りの一部が切り欠かれた開いた環状に形成されていてもよい。
・各実施形態において、エミッタ電極２１の接続部２１Ｇの形状は任意に変更可能である。一例では、接続部２１Ｇは、セル電極部２１Ａの周りの一部が切り欠かれた開いた環状に形成されていてもよい。
・各実施形態において、平面視において、ゲート電極２２に対するゲートフィンガー２３Ｃの位置は任意に変更可能である。一例では、平面視において、ゲートフィンガー２３Ｃは、ゲート電極２２のｙ方向の中央に位置していてもよい。
・各実施形態において、平面視におけるゲートフィンガー２３Ｃの形状は任意に変更可能である。一例では、図１４に示すように、ゲートフィンガー２３Ｃは、ゲート電極２２のうち、ゲート電極２２に接合されるワイヤ等の導電部材が接合される領域ＲＢを避けるように形成されていてもよい。
・各実施形態において、中間絶縁膜３９の表面３９ｓに別の絶縁膜が形成されていてもよい。この場合、別の絶縁膜の表面が「絶縁膜の表面」に対応している。別の絶縁膜の一例としては、たとえば窒化シリコンを含む材料によって形成されたバリア層である。バリア層は、外部イオンの中間絶縁膜３９および絶縁膜３８への侵入を抑制し、外部イオンによって中間絶縁膜３９および絶縁膜３８が帯電することを抑制する。この場合、バリア層の表面に、エミッタ電極２１、ゲート電極２２、およびＦＬＲ部２４の複数のフィールドプレート２４ｂが形成されている。
・各実施形態において、第１コンタクト２１Ｄは、外周電極部２１Ｂと別体として設けられていてもよい。また、第２コンタクト２１Ｅは、接続部２１Ｇと別体として設けられていてもよい。この場合、第１コンタクト２１Ｄおよび第２コンタクト２１Ｅは、たとえばタングステン（Ｗ）を含む材料によって形成されていてもよい。
・各実施形態において、第１コンタクト２１Ｄおよび第２コンタクト２１Ｅのそれぞれの個数は任意に変更可能である。一例では、第１コンタクト２１Ｄは複数設けられていてもよい。この場合、第１コンタクト２１Ｄは、外周電極部２１Ｂの幅方向において互いに離間して配置されていてもよい。
・各実施形態において、接続部２１Ｇから第２コンタクト２１Ｅを省略してもよい。
・各実施形態において、エミッタ電極２１に対するゲート電極２２の位置は任意に変更可能である。一例では、ゲート電極２２は、エミッタ電極２１の四隅のうち１つの隅に配置されていてもよい。
・各実施形態において、ゲートフィンガー２３の個数は任意に変更可能である。ゲートフィンガー２３は、１個でもよいし、２個であってもよいし、４個以上であってもよい。
・各実施形態において、絶縁膜３８および中間絶縁膜３９にゲートフィンガー２３が埋め込まれる構成は任意に変更可能である。一例では、ゲートフィンガー２３は中間絶縁膜３９に埋め込まれていてもよい。すなわち、ゲートフィンガー２３は、絶縁膜３８の表面３８ｓから離間して配置されていてもよい。
・各実施形態において、平面視におけるゲートフィンガー２３の形状は任意に変更可能である。一例では、平面視において、ゲートフィンガー２３は、セル領域１１を囲む環状に形成されていてもよい。
・各実施形態において、ＦＬＲ部２４および等電位リング２５の少なくとも一方を省略いてもよい。
・各実施形態では、エミッタトレンチ２１ＴＥおよびゲートトレンチ２２Ａが交互に配列されたが、これに限られず、エミッタトレンチ２１ＴＥおよびゲートトレンチ２２Ａの配列態様は任意に変更可能である。
・各実施形態において、半導体装置１０は、トレンチゲート型ＩＧＢＴに代えて、プレーナゲート型ＩＧＢＴであってもよい。
・各実施形態では、半導体装置１０をＩＧＢＴとして具体化したが、これに限られず、半導体装置１０は、トレンチ型のＳｉＣＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）またはＳｉＭＯＳＦＥＴであってもよい。この場合、ＭＯＳＦＥＴのソース電極は「駆動電極」に対応する。
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
［付記］
上記各実施形態および上記各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
（付記１）
セル（１１Ａ）が設けられたセル領域（１１）と、
前記セル領域（１１）を囲む外周領域（１２）と、
前記外周領域（１２）に配置されたゲート電極（２２）と、
前記セル領域（１１）に設けられた電極部（２１Ａ）と、前記電極部（２１Ａ）と距離を隔てて前記外周領域（１２）に形成された外周電極部（２１Ｂ）と、前記電極部（２１Ａ）と前記外周電極部と（２１Ｂ）を接続する接続部（２１Ｇ）と、を有する駆動電極（２１）と、を備え、
前記外周領域（１２）には、
前記セル領域（１１）を囲むように設けられた半導体領域であるウェル領域（３４Ａ）と、
前記ウェル領域（３４Ａ）を覆い、平面視において前記セル領域（１１）を囲むように設けられた絶縁膜（３８，３９）と、
前記絶縁膜（３８，３９）内に埋め込まれ、前記ゲート電極（２２）に接続されるとともに前記セル領域（１１）を囲むように形成されたゲートフィンガー（２３）と、が設けられ、
前記接続部（２１Ｇ）は、前記絶縁膜（３８，３９）上に前記ゲートフィンガー（２３）を跨いで形成されており、
前記外周電極部（２１Ｂ）は、前記ウェル領域（３４Ａ）に電気的に接続されている
半導体装置（１０）。
（付記２）
前記ウェル領域（３４Ａ）は、幅を有する環状に形成されており、前記ウェル領域（３４Ａ）における幅方向の中心よりも前記電極部（２１Ａ）から離れた部分である外周部（３４Ｃ）を有し、
前記絶縁膜（３８，３９）の厚さ方向（ｚ方向）から視て、前記コンタクト（２１Ｄ）は、前記ウェル領域（３４Ａ）の前記外周部（３４Ｃ）と接している
付記１に記載の半導体装置。
（付記３）
前記コンタクト（２１Ｄ）は、前記ゲート電極（２２）に対して前記電極部（２１Ａ）とは反対側に配置された部分を有している
付記１または２に記載の半導体装置。
（付記４）
前記コンタクト（２１Ｄ）は、前記絶縁膜（３８，３９）の厚さ方向（ｚ方向）から視て、前記外周電極部（２１Ｂ）の外周端部（２１Ｃ）において環状に形成されている
付記３に記載の半導体装置。
（付記５）
前記ゲート電極（２２）は、前記外周電極部（２１Ｂ）の外周端部（２１Ｃ）と重なる位置に配置されており、
前記コンタクト（２１Ｄ）は、前記ゲート電極（２２）が配置されている部分を除いて、前記外周電極部（２１Ｂ）の前記外周端部（２１Ｃ）に沿って形成された開いた環状である
付記１または２に記載の半導体装置。
（付記６）
前記開口部は、第１開口部（４１）であり、
前記絶縁膜（３８，３９）の厚さ方向（ｚ方向）から視て、前記絶縁膜（３８，３９）のうち前記ゲートフィンガー（２３）に対して前記電極部（２１Ａ）寄りの位置には、第２開口部（４２）が形成されており、
前記コンタクトは、第１コンタクト（２１Ｄ）であり、
前記接続部（２１Ｇ）は、前記第２開口部（４２）を介して前記ウェル領域（３４Ａ）に接する第２コンタクト（２１Ｅ）を有している
付記１～５のいずれか１つに記載の半導体装置。
（付記７）
前記ゲートフィンガー（２３）は、金属配線によって形成されている
付記１～６のいずれか１つに記載の半導体装置。
（付記８）
前記ゲートフィンガー（２３）は、タングステンを含む材料によって形成されている
付記７に記載の半導体装置。
（付記９）
前記ゲートフィンガー（２３）は、前記絶縁膜（３８，３９）内において複数設けられており、かつ前記絶縁膜（３８，３９）の厚さ方向（ｚ方向）と直交する方向において互いに離間して配置されている
付記１～８のいずれか１つに記載の半導体装置。
（付記１０）
前記絶縁膜（３８，３９）は、前記絶縁膜（３８，３９）の厚さ方向（ｚ方向）において互いに反対側を向く表面（３９ｓ）および裏面（３８ｒ）を有し、
前記ゲートフィンガー（２３）は、前記絶縁膜（３８，３９）の厚さ方向（ｚ方向）において前記表面（３９ｓ）および前記裏面（３８ｒ）の双方から離間して配置されている
付記１～９のいずれか１つに記載の半導体装置。
（付記１１）
前記絶縁膜（３８，３９）は、
前記ウェル領域（３４Ａ）を覆い、前記裏面（３８ｒ）を含む第１絶縁膜（３８）と、
前記第１絶縁膜（３８）に積層され、前記表面（３９ｓ）を含む第２絶縁膜（３９）と、
を有し、
前記ゲートフィンガー（２３）は、前記第１絶縁膜（３８）上に形成され、かつ前記第２絶縁膜（３９）によって覆われている
付記１０に記載の半導体装置。
（付記１２）
前記絶縁膜（３８，３９）の厚さ方向（ｚ方向）から視て、前記ゲートフィンガー（２３）は、前記外周電極部（２１Ｂ）と重なる位置に設けられている
付記１０または１１に記載の半導体装置。
（付記１３）
前記半導体装置（１０）は、ＩＧＢＴであり、
前記駆動電極（２１）は、エミッタ電極である
付記１～１２のいずれか１つに記載の半導体装置。
（付記１４）
前記半導体装置（１０）は、トレンチゲート型のＭＯＳＦＥＴであり、
前記駆動電極（２１）は、ソース電極である
付記１～１２のいずれか１つに記載の半導体装置。
１０…半導体装置
１１…セル領域
１１Ａ…セル
１２…外周領域
２１…エミッタ電極（駆動電極）
２１Ａ…セル電極部（電極部）
２１Ｂ…外周電極部
２１Ｃ…外周端部
２１Ｄ…第１コンタクト（コンタクト）
２１Ｅ…第２コンタクト
２１Ｇ…接続部
２２…ゲート電極
２３…ゲートフィンガー
３４Ａ…ウェル領域
３４Ｃ…外周部
３８…絶縁膜（第１絶縁膜）
３８ｒ…裏面（絶縁膜の裏面）
３９…中間絶縁膜（第２絶縁膜）
３９ｓ…表面（絶縁膜の表面）
４１…第１開口部
４２…第２開口部

Claims (14)

  1. セルが設けられたセル領域と、
    前記セル領域を囲む外周領域と、
    前記外周領域に配置されたゲート電極と、
    前記セル領域に設けられた電極部と、前記電極部と距離を隔てて前記外周領域に形成された外周電極部と、前記電極部と前記外周電極部とを接続する接続部と、を有する駆動電極と、
    を備え、
    前記外周領域には、
    前記セル領域を囲むように設けられた半導体領域であるウェル領域と、
    前記ウェル領域を覆い、平面視において前記セル領域を囲むように設けられた絶縁膜と、
    前記絶縁膜内に埋め込まれ、前記ゲート電極に接続されるとともに前記セル領域を囲むように形成されたゲートフィンガーと、
    が設けられ、
    前記接続部は、前記絶縁膜上に前記ゲートフィンガーを跨いで形成されており、
    前記外周電極部は、前記ウェル領域に電気的に接続されている
    半導体装置。
  2. 前記ウェル領域は、幅を有する環状に形成されており、前記ウェル領域における幅方向の中心よりも前記電極部から離れた部分である外周部を有し、
    前記外周電極部は、前記ウェル領域に接するコンタクトを有し、
    前記絶縁膜の厚さ方向から視て、前記コンタクトは、前記ウェル領域の前記外周部と接している
    請求項１に記載の半導体装置。
  3. 前記コンタクトは、前記ゲート電極に対して前記電極部とは反対側に配置された部分を有している
    請求項２に記載の半導体装置。
  4. 前記コンタクトは、前記絶縁膜の厚さ方向から視て、前記外周電極部の外周端部において環状に形成されている
    請求項３に記載の半導体装置。
  5. 前記ゲート電極は、前記外周電極部の外周端部と重なる位置に配置されており、
    前記コンタクトは、前記ゲート電極が配置されている部分を除いて、前記外周電極部の前記外周端部に沿って形成された開いた環状である
    請求項２に記載の半導体装置。
  6. 前記コンタクトは、第１コンタクトであり、
    前記接続部は、前記ゲートフィンガーに対して前記電極部寄りの位置において前記ウェル領域に接する第２コンタクトを有している
    請求項２～５のいずれか一項に記載の半導体装置。
  7. 前記ゲートフィンガーは、金属配線によって形成されている
    請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記ゲートフィンガーは、タングステンを含む材料によって形成されている
    請求項７に記載の半導体装置。
  9. 前記ゲートフィンガーは、前記絶縁膜内において複数設けられており、かつ前記絶縁膜の厚さ方向と直交する方向において互いに離間して配置されている
    請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記絶縁膜は、前記絶縁膜の厚さ方向において互いに反対側を向く表面および裏面を有し、
    前記ゲートフィンガーは、前記絶縁膜の厚さ方向において前記表面および前記裏面の双方から離間して配置されている
    請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記絶縁膜は、
    前記ウェル領域を覆い、前記裏面を含む第１絶縁膜と、
    前記第１絶縁膜に積層され、前記表面を含む第２絶縁膜と、
    を有し、
    前記ゲートフィンガーは、前記第１絶縁膜上に形成され、かつ前記第２絶縁膜によって覆われている
    請求項１０に記載の半導体装置。
  12. 前記絶縁膜の厚さ方向から視て、前記ゲートフィンガーは、前記外周電極部と重なる位置に設けられている
    請求項１０または１１に記載の半導体装置。
  13. 前記半導体装置は、ＩＧＢＴであり、
    前記駆動電極は、エミッタ電極である
    請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記半導体装置は、トレンチゲート型のＭＯＳＦＥＴであり、
    前記駆動電極は、ソース電極である
    請求項１～１２のいずれか一項に記載の半導体装置。
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