JP7828358B2

JP7828358B2 - 磁気抵抗ブリッジにおける電気的オフセット補正

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Publication number: JP7828358B2
Application number: JP2023551768A
Authority: JP
Inventors: ロメロ，エルナン・デー
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Filing date: 2022-02-15
Publication date: 2026-03-11
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Description

[0001]磁場センサは、限定はしないが、磁場の方向の角度を感知する角度センサ、通電導体によって運ばれる電流によって発生された磁場を感知する電流センサ、強磁性体の接近を感知する磁気スイッチ、強磁性物品、例えば、リング磁石の磁区、または磁場センサがバックバイアス磁石もしくは他の磁石と組み合わせて使用される強磁性ターゲット（例えば、ギアの歯）の通過を感知する回転検出器、磁場の磁場密度を感知する磁場センサ、強磁性ターゲットの位置を感知するリニアセンサ、などを含む様々な用途で使用される。

[0002]特定の用途では、磁場センサは、ＭＲ素子を含む。また知られているように、様々なタイプのＭＲ素子、例えば、インジウムアンチモン（ＩｎＳｂ）などの半導体ＭＲ素子、巨大磁気抵抗（ＧＭＲ）素子、異方性磁気抵抗素子（ＡＭＲ）、トンネル磁気抵抗（ＴＭＲ）素子、および磁気トンネル接合（ＭＴＪ）などがある。磁場感知素子は、単一の素子であってもよく、または代替として、様々な構成、例えば、ハーフブリッジまたはフル（ホイートストン）ブリッジに配置された２つ以上の磁場感知素子を含んでもよい。デバイスタイプおよび他の用途要件に応じて、磁場感知素子は、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などのＩＶ型半導体材料、またはガリウムヒ素（ＧａＡｓ）もしくはインジウム化合物、例えばインジウムアンチモン（ＩｎＳｂ）のようなＩＩＩ－Ｖ型半導体材料で製作されたデバイスとすることができる。

[0003]ＭＲ素子は、外部磁場の存在下で変化する電気抵抗を有する。スピンバルブは、さらに、２つ以上の磁性材料または層から形成された磁気抵抗素子の一種である。スピンバルブの最も単純な形態は、基準（または磁気的に固定された）層および自由層を有する。スピンバルブの抵抗は、基準層および自由層の磁気整列に応じて変化する。一般に、基準層の磁気整列は変化しないが、自由層の磁気整列は外部磁場に応じて移動する。

[0004]１つの態様では、ブリッジ回路は、第１の磁気抵抗（ＭＲ）素子と、第１のノードにおいて第１のＭＲ素子に直列に接続された第２のＭＲ素子と、第３のＭＲ素子と、第２のノードにおいて第３のＭＲ素子に直列に接続された第４のＭＲ素子と、一方の端部が電源電圧に接続され、他方の端部が第３のＭＲ素子に接続された第１のスイッチと、一方の端部が接地に接続され、他方の端部が第４のＭＲ素子に接続された第２のスイッチと、一方の端部が接地に接続され、他方の端部が第３のＭＲ素子および第１のスイッチに接続された第３のスイッチと、一方の端部が電源電圧に接続され、他方の端部が第４のＭＲ素子および第２のスイッチに接続された第４のスイッチとを含む。第１および第２のＭＲ素子は、第３および第４のＭＲ素子と並列である。

[0005]上述の態様は、以下の特徴のうちの１つまたは複数を含むことができる。第１のモードにおいて、第１および第２のスイッチは閉じられ得、第３および第４のスイッチは開かれ得、第２のモードにおいて、第１および第２のスイッチは開かれ得、第３および第４のスイッチは閉じられ得、第１のモードにおけるブリッジの差動電圧出力と、第２のモードにおけるブリッジの差動電圧出力との和を取ることにより、電気的オフセット成分がブリッジの差動出力電圧から除去される。第１および第２のスイッチは、第１のクロック信号によって制御され得、第３および第４のスイッチは、第２のクロック信号によって制御され得る。第１のクロック信号が高電圧レベルにあるとき、第２のクロック信号は低電圧レベルにあり得る。第１のクロック信号が低電圧レベルにあるとき、第２のクロック信号は高電圧レベルにあり得る。第１のＭＲ素子および第４のＭＲ素子は、実質的に等しい磁場特性を有するように製作され得、第２のＭＲ素子および第３のＭＲ素子は、実質的に等しい磁場特性を有するように製作され得る。第１のＭＲ素子および第４のＭＲ素子は、実質的に等しい磁場基準方向を有することができる。第２のＭＲ素子および第３のＭＲ素子は、実質的に等しい磁場基準方向を有することができる。第２および第３のＭＲ素子の磁場基準方向は、第１および第４のＭＲ素子の磁場基準方向と逆であり得る。第２および第３のＭＲ素子の磁場基準方向は、外部磁場の方向と逆であり得る。第２および第３のＭＲ素子の磁場基準方向は、第１および第４のＭＲ素子の磁場基準方向と実質的に同じであり得る。第１および第４のＭＲ素子は、第２および第３のＭＲ素子によって検出される外部磁場と逆方向である外部磁場を検出することができる。ブリッジ回路は、磁力計またはグラジオメータとすることができる。ブリッジ回路は、一方の端部が電源電圧に接続され、他方の端部が第１のＭＲ素子に接続された第５のスイッチと、一方の端部が接地に接続され、他方の端部が第２のＭＲ素子に接続された第６のスイッチとをさらに含むことができる。第５のスイッチおよび第６のスイッチは各々閉じられ得る。

[0006]別の態様では、磁場センサは、ブリッジ回路を含む。ブリッジ回路は、第１の磁気抵抗（ＭＲ）素子と、第１のノードにおいて第１のＭＲ素子に直列に接続された第２のＭＲ素子と、第３のＭＲ素子と、第２のノードにおいて第３のＭＲ素子に直列に接続された第４のＭＲ素子と、一方の端部が電源電圧に接続され、他方の端部が第３のＭＲ素子に接続された第１のスイッチと、一方の端部が接地に接続され、他方の端部が第４のＭＲ素子に接続された第２のスイッチと、一方の端部が接地に接続され、他方の端部が第３のＭＲ素子および第１のスイッチに接続された第３のスイッチと、一方の端部が電源電圧に接続され、他方の端部が第４のＭＲ素子および第２のスイッチに接続された第４のスイッチとを含む。第１および第２のＭＲ素子は、第３および第４のＭＲ素子と並列である。

[0007]上述の態様は、以下の特徴のうちの１つまたは複数を含むことができる。第１のモードにおいて、第１および第２のスイッチは閉じられ得、第３および第４のスイッチは開かれ得、第２のモードにおいて、第１および第２のスイッチは開かれ得、第３および第４のスイッチは閉じられ得、第１のモードにおけるブリッジの差動電圧出力と、第２のモードにおけるブリッジの差動電圧出力との和を取ることにより、電気的オフセット成分がブリッジの差動出力電圧から除去される。第１および第２のスイッチは、第１のクロック信号によって制御され得、第３および第４のスイッチは、第２のクロック信号によって制御され得る。第１のクロック信号が高電圧レベルにあるとき、第２のクロック信号は低電圧レベルにあり得る。第１のクロック信号が低電圧レベルにあるとき、第２のクロック信号は高電圧レベルにあり得る。第１のＭＲ素子および第４のＭＲ素子は、実質的に等しい磁場特性を有するように製作され得、第２のＭＲ素子および第３のＭＲ素子は、実質的に等しい磁場特性を有するように製作され得る。第１のＭＲ素子および第４のＭＲ素子は、実質的に等しい磁場基準方向を有することができる。第２のＭＲ素子および第３のＭＲ素子は、実質的に等しい磁場基準方向を有することができる。第２および第３のＭＲ素子の磁場基準方向は、第１および第４のＭＲ素子の磁場基準方向と逆であり得る。第２および第３のＭＲ素子の磁場基準方向は、外部磁場の方向と逆であり得る。第２および第３のＭＲ素子の磁場基準方向は、第１および第４のＭＲ素子の磁場基準方向と実質的に同じであり得る。第１および第４のＭＲ素子は、第２および第３のＭＲ素子によって検出される外部磁場と逆方向である外部磁場を検出することができる。ブリッジ回路は、磁力計またはグラジオメータとすることができる。ブリッジ回路は、一方の端部が電源電圧に接続され、他方の端部が第１のＭＲ素子に接続された第５のスイッチと、一方の端部が接地に接続され、他方の端部が第２のＭＲ素子に接続された第６のスイッチとをさらに含むことができる。第５のスイッチおよび第６のスイッチは各々閉じられ得る。センサは、ブリッジ回路の出力を受け取るように構成されたオフセット処理回路をさらに含むことができる。第１および第２のスイッチは、第１のクロック信号によって制御され得、第３および第４のスイッチは、第２のクロック信号によって制御され得、オフセット処理回路は、ブリッジ回路の出力を受け取るように構成された増幅器と、増幅器の出力を受け取るように構成されたサンプル・ホールド（Ｓ＆Ｈ）と、Ｓ＆Ｈ回路からの出力を受け取るように構成されたフィルタと、増幅器の出力およびフィルタの出力を受け取るように構成された加算器とを含むことができる。Ｓ＆Ｈ回路は、第３のクロック信号によって有効にされ得る。フィルタは第１のフィルタであり、オフセット処理回路は、加算器の出力を受け取るように構成された第２のフィルタをさらに含むことができる。Ｓ＆Ｈ回路は第１のＳ＆Ｈ回路であり、オフセット処理回路は、加算器の出力を受け取るように構成された第２のＳ＆Ｈをさらに含むことができ、第２のＳ＆Ｈ回路は第４のクロック信号によって有効にされる。第４のクロック信号は、第１のクロック信号に等しくすることができる。第４のクロックサイクルは、第１のクロック信号よりも小さいデューティサイクルを有することができる。第３のクロック信号は、第２のクロック信号に等しくすることができる。第３のクロックサイクルは、第２のクロック信号よりも小さいデューティサイクルを有することができる。

[0008]さらなる態様では、方法は、第１の脚および第２の脚を有する磁気抵抗（ＭＲ）ブリッジにおける電気的オフセットを補正するステップを含む。第１の脚の第１の端部は電源電圧に接続され、第１の脚の第２の端部は接地に接続される。第２の脚の第１の端部は電源電圧に接続され、第２の脚の第２の端部は接地に接続される。補正するステップは、ＭＲブリッジの第１の差動出力電圧を測定するステップと、第１の差動出力電圧を測定した後、第２の端部が電源電圧に接続され、第１の脚が接地に接続されるようにＭＲブリッジの第２の脚を反転させるステップと、反転させるステップの後、第２の差動出力電圧を測定するステップと、第１および第２の差動出力電圧を組み合わせるステップとを含む。反転させるステップは、ＭＲブリッジのＭＲ素子に接続されたスイッチを閉じ、ＭＲブリッジのＭＲ素子に接続されたスイッチを開くことができる。

[0009]前述の特徴は、図面の以下の説明からより完全に理解され得る。図面は、開示される技術の説明および理解を助ける。すべてのあり得る実施形態を図示および説明することは、多くの場合、非実用的または不可能であるので、提供される図は、１つまたは複数の例示的な実施形態を示す。したがって、図は、本明細書で説明される広い概念、システム、および技法の範囲を限定するものではない。図中の同様の数字は、同様の要素を表す。

[0010]磁場センサの一例の図である。 [0011]磁気抵抗回路の一例の図である。 [0012]磁気抵抗素子と電気的オフセットとを有する先行技術のブリッジの図である。 [0013]図３Ａの先行技術のブリッジ回路に見られる電気的オフセットの影響を除去するために使用されるブリッジ回路の一例の図である。 [0014]第１のクロック信号ＣＬＫＡおよび第２のクロック信号ＣＬＫＢのタイミング図の一例のグラフである。 [0015]図５Ａは、第１のクロック信号ＣＬＫＡが高電圧レベルにあり、第２のクロック信号ＣＬＫＢが低電圧レベルにあるときの図３Ｂのブリッジ回路の等価ブリッジ回路の一例の図である。 [0016]図５Ｂは、第１のクロック信号ＣＬＫＡが低電圧レベルにあり、第２のクロック信号ＣＬＫＢが高電圧レベルにあるときの図３Ｂのブリッジ回路の等価ブリッジ回路の一例の図である。 [0017]図６Ａは、オフセット処理回路の１つの例の図である。 [0018]図６Ｂは、第２のクロック信号ＣＬＫＢおよび第２のクロックサンプル信号ＣＬＫＳＢのタイミング図の一例のグラフである。 [0019]図７Ａは、オフセット処理回路の別の例の図である。 [0020]図７Ｂは、第１のクロック信号ＣＬＫＡおよび第１のクロックサンプル信号ＣＬＫＳＢのタイミング図の一例のグラフである。

[0021]磁気抵抗（ＭＲ）素子を含むブリッジまたはＭＲブリッジにおける電気的オフセットを補正するための技法が本明細書に記載される。ホイートストンブリッジとしてモデル化され得るホールプレートまたは垂直ホールデバイスと異なり、ＭＲ素子によるブリッジは、ホイートストンブリッジとして配置された個々の素子から構築されるので、電気的オフセットを除去するために電流スピンされ得ない。ＭＲブリッジにおけるＭＲ素子間の不整合は、任意の印加された磁場がない場合でさえ電気的オフセット成分として現われることになる。本明細書に記載の技法は、磁気がＭＲブリッジに印加されている間に電気的オフセットを補正し、それにより、電気的オフセットおよびオフセットドリフト成分を除去することを可能にし、それは、何らかの補正がない場合と比較して、ＭＲブリッジの正確度を大きく改善する。

[0022]本明細書で使用される「磁場センサ」という用語は、一般に他の回路と組み合わせて、磁場感知素子を使用する回路を説明するために使用される。磁場センサは、限定はしないが、磁場の方向の角度を感知する角度センサ、通電導体によって運ばれる電流によって発生された磁場を感知する電流センサ、強磁性物体の接近を感知する磁気スイッチ、強磁性物品、例えば、リング磁石の磁区、または磁場センサがバックバイアス磁石もしくは他の磁石と組み合わせて使用される強磁性ターゲット（例えば、ギアの歯）の通過を感知する回転検出器、および磁場の磁場密度を感知する磁場センサを含む様々な用途で使用される。

[0023]本明細書で使用される「ターゲット」という用語は、磁場センサまたは磁気抵抗素子によって感知または検出される物体を述べるために使用される。ターゲットは、渦電流が、ターゲット、例えば、電気を伝導する金属ターゲット内を流れることを可能にする導電性材料を含むことができる。

[0024]図１を参照すると、磁場センサ１０は、磁気抵抗回路１６、アナログ回路２２、およびデジタル回路２６を含むことができる。磁気抵抗は、磁石１２０からの磁場の変化を検出する。

[0025]アナログ回路２２は、磁気抵抗回路１６からの出力信号３０を受け取るように構成される。アナログ回路２２は、さらに、ベースバンド信号をアナログ信号からデジタル信号に変換する。

[0026]デジタル回路２６は、アナログ回路２２からのデジタル信号を受け取り、例えば、デジタル信号をフィルタリングする。フィルタリングされたデジタルｂ信号は、デジタル回路２６によって磁場センサ１０の出力信号５０として提供される。いくつかの例では、出力信号は、磁石１２０の角度および／または位置を示すことができる。

[0027]図２を参照すると、ＭＲブリッジにおける電気的オフセットを補正する磁気抵抗回路１６（図１）の一例は、磁気抵抗回路１６’である。磁気抵抗回路１６’は、ブリッジ回路２０２およびオフセット処理回路２０４を含む。ブリッジ回路２０２は出力Ａおよび出力Ｂを有し、それらはオフセット処理回路２０４によって受け取られる。オフセット処理回路２０４は、出力ＡおよびＢを処理し、電気的オフセットの影響を除去した出力信号３０を発生する。

[0028]図３Ａを参照すると、ＭＲ素子を含む先行技術のブリッジは、ＭＲブリッジ３００である。ＭＲブリッジ３００は、左脚３０１ａおよび右脚３０１ｂを有する。

[0029]ＭＲブリッジ３００は、ＭＲ素子３０４ａと直列にＭＲ素子３０２ａを含む。ＭＲ素子３０２ａおよびＭＲ素子３０４ａは、ＭＲブリッジ３００の左脚３０１ａを形成する。

[0030]ＭＲ素子３０２ａは電源電圧ＶＣＣに接続され、ＭＲ素子３０４ａは接地（ＧＮＤ）に接続される。ＭＲ素子３０２ａとＭＲ素子３０４ａとの間に、出力Ａを形成する第１のノード３０６がある。

[0031]ＭＲブリッジ３００は、ＭＲ素子３０４ｂと直列にＭＲ素子３０２ｂをさらに含む。ＭＲ素子３０４ｂは電源電圧ＶＣＣに接続され、ＭＲ素子３０２ｂは接地（ＧＮＤ）に接続される。ＭＲ素子３０２ｂとＭＲ素子３０４ｂとの間に、出力Ｂを形成する第２のノード３０８がある。ＭＲブリッジ３００の電圧出力は、出力Ａと出力Ｂとの間の差である。

[0032]ＭＲ素子３０２ａおよびＭＲ素子３０２ｂは、同じ磁場特性（例えば、基準角度、電気抵抗、など）を有するように製作される。ある例では、ＭＲ素子３０２ａおよびＭＲ素子３０２ｂは、数度以内で実質的に同じ基準角度を有し、ここで、基準角度は、ＭＲ素子が外部磁場の変化に最も敏感である角度である。別の例では、ＭＲ素子３０２ａおよびＭＲ素子３０２ｂは、磁場の関数として１００オーム以内で実質的に同じ電気抵抗を有する。例えば、ＭＲ素子３０２ａおよびＭＲ素子３０２ｂは電気抵抗Ｒ１（Ｂ）を有し、ここで、Ｂは磁場である。

[0033]ＭＲ素子３０４ａおよびＭＲ素子３０４ｂは、同じ磁場特性（例えば、基準角度、電気抵抗、など）を有するように製作される。ある例では、ＭＲ素子３０４ａおよびＭＲ素子３０４ｂは、数度以内で実質的に同じ基準角度を有する。別の例では、ＭＲ素子３０４ａおよびＭＲ素子３０４ｂは、磁場の関数として１００オーム以内で実質的に同じ電気抵抗を有する。例えば、ＭＲ素子３０４ａおよびＭＲ素子３０４ｂは、電気抵抗Ｒ２（Ｂ）を有する。

[0034]ある特定の例では、ブリッジ３００は磁力計である。ＭＲ素子３０２ａ、３０２ｂ、３０４ａ、３０４ｂは、同じ外部磁場（図示せず）を検出する。ＭＲ素子３０２ａ、３０２ｂの基準角度は、外部磁場の方向と同じ方向であり、ＭＲ素子３０４ａ、３０４ｂの基準角度と逆である。

[0035]別の特定の例では、ブリッジ３００はグラジオメータである。ＭＲ素子３０２ａ、３０２ｂ、３０４ａ、３０４ｂの基準角度は同じ方向である。この構成において、ＭＲ素子３０２ａ、３０２ｂは、ＭＲ素子３０４ａ、３０４ｂによって検出される外部磁場と逆方向である外部磁場を検出する。

[0036]しかしながら、製造による不整合が、例えば、ＭＲ素子３０２ａ、３０２ｂ、３０４ａ、３０４ｂの間で形成され、電気的オフセットを作り出す。図３Ａにおいて、電気的オフセットは、ＭＲ素子３０４ｂと第２のノード３０８との間に配置された電気的オフセット構成要素３２０によって表される。ＭＲ素子３０２ｂ、ＭＲ素子３０４ｂ、および電気的オフセット構成要素３２０は、ＭＲブリッジ３００の左脚３０１ｂを形成する。

[0037]電気的オフセット構成要素３２０の抵抗をΔＲとして表すと、ＭＲブリッジ３００の電圧出力は磁場の関数であり、次のように表される。

[0038]ΔＲ≪Ｒ１＋Ｒ２である場合は、次のとおりである。

[0039]小さいＢの変動では、次のようになる。

よって、次のようになる。

[0040]ＭＲブリッジ３００の出力は、磁場の変化によって引き起こされるＭＲブリッジ３００の脚３０１ａ、３０１ｂ間の抵抗差に比例する。両方の脚の間に固定された不均衡（本明細書では、磁場に依存しないΔＲによって表される）がある場合、それは、誤差成分として出力電圧に加わることになる。感知された磁気信号がベースバンド信号である場合、ΔＲによって発生された電気的オフセットは、磁気信号と区別することができない（電流スピニング法がホールプレートで使用された場合のように）。磁場が印加されていない場合でさえ、ゼロと異なる出力電圧が存在することになる。すなわち、次のとおりである。

不整合項はΔＲによって表されるので、任意の印加された磁場に対して、Ｒ２（Ｂ＝０）＝Ｒ１（Ｂ＝０）であるとともにＲ１＋Ｒ２＝ＲＬＥＧであると仮定される。

[0041]ある例では、ＭＲ素子３０２ａ、３０２ｂ、３０４ａ、３０４ｂは各々ＴＭＲ素子とすることができる。別の例では、ＭＲ素子３０２ａ、３０２ｂ、３０４ａ、３０４ｂは各々ＧＭＲ素子とすることができる。さらなる例では、ＭＲ素子３０２ａ、３０２ｂ、３０４ａ、３０４ｂのうちの１つまたは複数は、ＴＭＲ素子またはＧＭＲ素子のいずれかとすることができる。

[0042]図３Ｂを参照すると、ブリッジ回路２０２（図２）の一例は、電気的オフセット構成要素３２０を取り除くブリッジ回路２０２’である。

[0043]ブリッジ回路２０２’は、ＭＲブリッジ３００’を含む。ＭＲブリッジ３００’は、左脚３０１ａ’および右脚３０１ｂ’を含む。本明細書においてさらに説明されるように、ＭＲブリッジ３００’の出力電圧が第１のモードで測定され、そして、右脚３０１ｂ’が反転され得、ＭＲブリッジ３００’の出力電圧が第２のモードで再度測定され得る。各モードでのＭＲブリッジ３００’の２つの出力電圧が、電気的オフセット３２０の影響を取り除くために使用され得る。

[0044]ＭＲブリッジ３００’はＭＲブリッジ３００に類似しているが、追加の電気構成要素を含む。ＭＲ素子３０２ｂおよびＭＲ素子３０４ｂは、ＭＲブリッジ３００’の左脚３０１ａ’を形成する。ＭＲ素子３０２ｂ、ＭＲ素子３０４ｂ、および電気的オフセット構成要素３２０は、ＭＲブリッジ３００’の右脚３０１ｂ’を形成する。

[0045]例えば、ブリッジ回路２０２’は、電源電圧ＶＣＣとＭＲ素子３０４ｂとの間に配置されたスイッチ３１２と、ＭＲ素子２０２ｂと接地との間に配置されたスイッチ３１４とを含む。

[0046]ブリッジ回路２０２’は、スイッチ３１６およびスイッチ３１８をさらに含む。スイッチ３１６は、一方の端部がスイッチ３１２とＭＲ素子３０４ｂとの間に配置された第３のノード３３６に接続され、スイッチ３１６は、他方の端部が接地に接続される。スイッチ３１８は、一方の端部がスイッチ３１４とＭＲ素子３０２ｂとの間に配置された第４のノード３３８に接続され、スイッチ３１８は、他方の端部が電源電圧ＶＣＣに接続される。

[0047]スイッチ３１２、３１４は、クロック信号ＣＬＫＡを受け取る。スイッチ３１６、３１８は、クロック信号ＣＬＫＢを受け取る。クロック信号ＣＬＫＡおよびＣＬＫＢの１つの例が図４に示される。

[0048]クロック信号ＣＬＫＡが高電圧レベルにあるとき、クロック信号ＣＬＫＢは低電圧レベルにある。このシナリオは第１のモードと呼ばれる。

[0049]クロック信号ＣＬＫＡが低電圧レベルにあるとき、クロック信号ＣＬＫＢは高電圧レベルにある。このシナリオは第２のモードと呼ばれる。

[0050]いくつかの例では、スイッチ３１２、３１４、３１６、３１８のうちの１つまたは複数は、トランジスタとすることができる。トランジスタは、例えば、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとすることができる。

[0051]他の例では、ブリッジ回路２０２’は、スイッチ３１２、３１４によって引き起こされる影響（例えば、抵抗、寄生キャパシタンス、など）を補正するために、ブリッジ３００’の左脚３０１ａ’に追加のスイッチを含むことができる。左脚３０１ａ’のこれらの追加のスイッチは、第１のモードであろうと第２のモードであろうと閉じている（すなわち、「オン」位置にある）ことになる。

[0052]図５Ａおよび図５Ｂを参照すると、第１のモードにおけるブリッジ回路２０２’（図３Ｂ）の等価ブリッジ回路の一例が、ブリッジ回路５００ａである。ブリッジ回路５００ａの出力電圧は、次のとおりである。

これは、スイッチ３１２、３１４を閉じ、スイッチ３１６および３１８を開くことにより、ブリッジ回路５００ａがブリッジ３００（図３Ａ）と等価になるので、ブリッジ３００（図３Ａ）と同じである。

[0053]第２のモードにおけるブリッジ回路２０２’（図３Ｂ）の等価ブリッジ回路の一例が、ブリッジ回路５００ｂである。ブリッジ回路５００ｂの出力電圧は、次のとおりである。

[0054]ΔＲ≪Ｒ１＋Ｒ２では、Ｖｏｕｔ＿２^ｎｄｍｏｄｅ（Ｂ）は、次のものに等しい。

[0055]小さいＢ変動では、次のようになる。

よって、次のとおりとなる。

[0056]したがって、Ｖｏｕｔ＿１ｓｔｍｏｄｅ（Ｂ）からＶｏｕｔ＿２ｎｄｍｏｄｅ（Ｂ）を加算したものは、次のものに等しくなる。

これは、電気的オフセット表現ΔＲを含まない。

[0057]ある例では、ブリッジ回路２０２’が第１のモードから第２のモードに切り換わり、第１のモードに戻る速度（スイッチング周波数と呼ばれる）は、磁場センサ１０（図１）の最大信号周波数よりも大きい。別の例では、スイッチング周波数は、磁場センサ１０（図１）の最大信号周波数の２倍とすることができる。さらなる例では、スイッチング周波数は１ｋＨｚよりも大きい。他の例では、スイッチング周波数は、温度ドリフトによって発生される電気的オフセットドリフトよりも速い。

[0058]図６Ａを参照すると、オフセット処理回路２０４（図２）の一例が、オフセット処理回路２０４’である。オフセット処理回路２０４’は、差動増幅器７０２、サンプル・ホールド（Ｓ＆Ｈ）回路７０６、フィルタ７１０、加算器７１２、およびフィルタ７１４を含む。

[0059]電圧信号Ａ、Ｂの差が、差動増幅器７０２によって受け取られ、増幅されて、信号７５２が形成される。信号７５２は、Ｓ＆Ｈ回路７０６によって受け取られる。第２のモード中に、第２のクロック信号ＣＬＫＢが高電圧レベルにあるとき、Ｓ＆Ｈ回路は、誤差オフセット成分をサンプリングして保持する。

[0060]Ｓ＆Ｈ回路７０６は、第２のクロックサンプル信号ＣＬＫＳＢによって制御される。１つの例では、第２のクロックサンプル信号ＣＬＫＳＢが高電圧レベルにあるとき、信号７５２のサンプルが取得され、第２のクロックサンプル信号ＣＬＫＳＢが論理低電圧レベルにあるとき、信号７５２のサンプルは取得されない。取得されたサンプルは誤差成分である。

[0061]ある例では、第２のクロックサンプル信号ＣＬＫＳＢは、第２のクロック信号ＣＬＫＢと同じとすることができる。他の例では、第２のクロックサンプル信号ＣＬＫＳＢは、第２のクロック信号ＣＬＫＢよりも小さいデューティサイクルを有することができるが、第２のクロックサンプル信号ＣＬＫＳＢは、図６Ｂに示されるように第２のクロック信号が高電圧レベルにあるときのみ高電圧レベルとなる。

[0062]フィルタ７１０は、誤差成分をフィルタリングする。１つの例では、フィルタ７１０は、ローパスフィルタである。加算器７１２は、信号７５２から誤差成分を加算して信号７５６を生成し、それは、フィルタ７１４によってフィルタリングされて信号３０を生成する。１つの例では、フィルタ７１４は、ローパスフィルタである。

[0063]図７Ａを参照すると、オフセット処理回路２０４（図２）の別の例は、オフセット処理回路２０４”である。オフセット処理回路２０４”は、フィルタ７１４（図６Ａ）がＳ＆Ｈ回路７２０と置き換えられていることを除いて、オフセット回路２０４’（図６Ａ）と同じである。これは、フィルタ７１４（図６Ａ）が整定するのに時間がかかりすぎる場合に望ましいことがある。

[0064]Ｓ＆Ｈ回路７２０は、第１のクロックサンプル信号ＣＬＫＳＡによって制御される。１つの例では、第１のクロックサンプル信号ＣＬＫＳＡが高電圧レベルにあるとき、信号７５６のサンプルが取得され、第１のクロックサンプル信号ＣＬＫＳＡが論理低電圧レベルにあるとき、信号７５６のサンプルは取得されない。取得されたサンプルは、誤差成分のないＭＲブリッジの出力電圧である。

[0065]ある例では、第１のクロックサンプル信号ＣＬＫＳＡは、第１のクロック信号ＣＬＫＡと同じとすることができる。他の例では、第１のクロックサンプル信号ＣＬＫＳＡは、第１のクロック信号ＣＬＫＡよりも小さいデューティサイクルを有することができるが、第１のクロックサンプル信号ＣＬＫＳＡは、図７Ｂに示されるように第１のクロック信号が高電圧レベルにあるときのみ高電圧レベルにある。

[0066]本特許の主題である様々な概念、構造、および技法を例証するための役割を果たす好ましい実施形態を説明してきたが、これらの概念、構造、および技法を組み込んだ他の実施形態が使用されてもよいことが今では当業者には明らかであろう。

[0067]本明細書に記載された異なる実施形態の要素は、上述で具体的に記載されていない他の実施形態を形成するように組み合わされてもよい。単一の実施形態の文脈に記載されている様々な要素はまた、別々に、または任意の適切なサブコンビネーションで提供されてもよい。本明細書に具体的に記載されていない他の実施形態も以下の特許請求の範囲の範囲内にある。

Claims

第１の磁気抵抗（ＭＲ）素子と、
第１のノードにおいて前記第１の磁気抵抗（ＭＲ）素子に直列に接続された第２の磁気抵抗（ＭＲ）素子と、
第３の磁気抵抗（ＭＲ）素子と、
第２のノードにおいて前記第３の磁気抵抗（ＭＲ）素子に直列に接続された第４の磁気抵抗（ＭＲ）素子であって、前記第１の磁気抵抗（ＭＲ）素子および前記第２の磁気抵抗（ＭＲ）素子が、前記第３の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子と並列である、前記第４の磁気抵抗（ＭＲ）素子と、
一方の端部が電源電圧に接続され、他方の端部が前記第３の磁気抵抗（ＭＲ）素子に接続された第１のスイッチと、
一方の端部が接地に接続され、他方の端部が前記第４の磁気抵抗（ＭＲ）素子に接続された第２のスイッチと、
一方の端部が接地に接続され、他方の端部が前記第３の磁気抵抗（ＭＲ）素子および前記第１のスイッチに接続された第３のスイッチと、
一方の端部が前記電源電圧に接続され、他方の端部が前記第４の磁気抵抗（ＭＲ）素子および前記第２のスイッチに接続された第４のスイッチと、
を含むブリッジ回路において、
第１のモードにおいて、前記第１のスイッチおよび前記第２のスイッチが閉じており、前記第３のスイッチおよび前記第４のスイッチが開いており、
第２のモードにおいて、前記第１のスイッチおよび前記第２のスイッチが開いており、前記第３のスイッチおよび前記第４のスイッチが閉じており、
前記第１のモードにおける前記ブリッジ回路の差動電圧出力と、前記第２のモードにおける前記ブリッジ回路の差動電圧出力との和を取ることにより、電気的オフセット成分が前記ブリッジ回路の前記差動電圧出力から除去される、
ブリッジ回路。
前記第１のスイッチおよび前記第２のスイッチが、第１のクロック信号によって制御され、
前記第３のスイッチおよび前記第４のスイッチが、第２のクロック信号によって制御される、
請求項１に記載のブリッジ回路。
前記第１のクロック信号が高電圧レベルにあるとき、前記第２のクロック信号が低電圧レベルにある、請求項２に記載のブリッジ回路。
前記第１のクロック信号が低電圧レベルにあるとき、前記第２のクロック信号が高電圧レベルにある、請求項３に記載のブリッジ回路。
前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場特性を有するように製作され、
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場特性を有するように製作される、
請求項１に記載のブリッジ回路。
前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場基準方向を有する、請求項５に記載のブリッジ回路。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場基準方向を有する、請求項６に記載のブリッジ回路。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子の前記磁場基準方向が、前記第１および第４の磁気抵抗（ＭＲ）素子の前記磁場基準方向と逆である、請求項７に記載のブリッジ回路。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子の前記磁場基準方向が、外部磁場の方向と逆である、請求項８に記載のブリッジ回路。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子の前記磁場基準方向が、前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子の前記磁場基準方向と実質的に同じである、請求項７に記載のブリッジ回路。
前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子が、前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子によって検出される外部磁場と逆方向である外部磁場を検出する、請求項１０に記載のブリッジ回路。
前記ブリッジ回路が、磁力計またはグラジオメータである、請求項１に記載のブリッジ回路。
前記ブリッジ回路は、
一方の端部が前記電源電圧に接続され、他方の端部が前記第１の磁気抵抗（ＭＲ）素子に接続された第５のスイッチと、
一方の端部が接地に接続され、他方の端部が前記第２の磁気抵抗（ＭＲ）素子に接続された第６のスイッチと、
をさらに含み、
前記第５のスイッチおよび前記第６のスイッチが各々閉じている、
請求項１に記載のブリッジ回路。
ブリッジ回路を含む磁場センサであって、前記ブリッジ回路が、
第１の磁気抵抗（ＭＲ）素子と、
第１のノードにおいて前記第１の磁気抵抗（ＭＲ）素子に直列に接続された第２の磁気抵抗（ＭＲ）素子と、
第３の磁気抵抗（ＭＲ）素子と、
第２のノードにおいて前記第３の磁気抵抗（ＭＲ）素子に直列に接続された第４の磁気抵抗（ＭＲ）素子であって、前記第１の磁気抵抗（ＭＲ）素子および前記第２の磁気抵抗（ＭＲ）素子が、前記第３の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子と並列である、前記第４の磁気抵抗（ＭＲ）素子と、
一方の端部が電源電圧に接続され、他方の端部が前記第３の磁気抵抗（ＭＲ）素子に接続された第１のスイッチと、
一方の端部が接地に接続され、他方の端部が前記第４の磁気抵抗（ＭＲ）素子に接続された第２のスイッチと、
一方の端部が接地に接続され、他方の端部が前記第３の磁気抵抗（ＭＲ）素子および前記第１のスイッチに接続された第３のスイッチと、
一方の端部が前記電源電圧に接続され、他方の端部が前記第４の磁気抵抗（ＭＲ）素子および前記第２のスイッチに接続された第４のスイッチと、
を含む、磁場センサにおいて、
第１のモードにおいて、前記第１のスイッチおよび前記第２のスイッチが閉じており、前記第３のスイッチおよび前記第４のスイッチが開いており、
第２のモードにおいて、前記第１のスイッチおよび前記第２のスイッチが開いており、前記第３のスイッチおよび前記第４のスイッチが閉じており、
前記第１のモードにおける前記ブリッジ回路の差動電圧出力と、前記第２のモードにおける前記ブリッジ回路の差動電圧出力との和を取ることにより、電気的オフセット成分が前記ブリッジ回路の前記差動電圧出力から除去される、
センサ。
前記第１のスイッチおよび前記第２のスイッチが、第１のクロック信号によって制御され、
前記第３のスイッチおよび前記第４のスイッチが、第２のクロック信号によって制御される、
請求項１４に記載のセンサ。
前記第１のクロック信号が高電圧レベルにあるとき、前記第２のクロック信号が低電圧レベルにある、請求項１５に記載のセンサ。
前記第１のクロック信号が低電圧レベルにあるとき、前記第２のクロック信号が高電圧レベルにある、請求項１６に記載のセンサ。
前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場特性を有するように製作され、
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場特性を有するように製作される、請求項１４に記載のセンサ。
前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場基準方向を有する、請求項１８に記載のセンサ。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子が、実質的に等しい磁場基準方向を有する、請求項１９に記載のセンサ。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子の前記磁場基準方向が、前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子の前記磁場基準方向と逆である、請求項２０に記載のセンサ。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子の前記磁場基準方向が、外部磁場の方向と逆である、請求項２１に記載のセンサ。
前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子の前記磁場基準方向が、前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子の前記磁場基準方向と実質的に同じである、請求項２０に記載のセンサ。
前記第１の磁気抵抗（ＭＲ）素子および前記第４の磁気抵抗（ＭＲ）素子が、前記第２の磁気抵抗（ＭＲ）素子および前記第３の磁気抵抗（ＭＲ）素子によって検出される外部磁場と逆方向である外部磁場を検出する、請求項２３に記載のセンサ。
前記ブリッジ回路が、磁力計またはグラジオメータである、請求項１４に記載のセンサ。
前記ブリッジ回路は、
一方の端部が前記電源電圧に接続され、他方の端部が前記第１の磁気抵抗（ＭＲ）素子に接続された第５のスイッチと、
一方の端部が接地に接続され、他方の端部が前記第２の磁気抵抗（ＭＲ）素子に接続された第６のスイッチと、
をさらに含み、
前記第５のスイッチおよび前記第６のスイッチが各々閉じている、
請求項１４に記載のセンサ。
前記ブリッジ回路の差動電圧出力を受け取るように構成されたオフセット処理回路をさらに含む、請求項１４に記載のセンサ。
前記第１のスイッチおよび前記第２のスイッチが、第１のクロック信号によって制御され、
前記第３のスイッチおよび前記第４のスイッチが、第２のクロック信号によって制御され、
前記オフセット処理回路が、
前記ブリッジ回路の前記出力を受け取るように構成された増幅器と、
前記増幅器の出力を受け取るように構成されたサンプル・ホールド（Ｓ＆Ｈ）であって、前記Ｓ＆Ｈ回路が第３のクロック信号によって有効にされる、前記サンプル・ホールド（Ｓ＆Ｈ）と、
前記Ｓ＆Ｈ回路からの出力を受け取るように構成されたフィルタと、
前記増幅器の前記出力および前記フィルタの出力を受け取るように構成された加算器と、
を含む、請求項２７に記載のセンサ。
前記フィルタが第１のフィルタであり、
前記オフセット処理回路が、前記加算器の出力を受け取るように構成された第２のフィルタをさらに含む、
請求項２８に記載のセンサ。
前記Ｓ＆Ｈ回路が第１のＳ＆Ｈ回路であり、
前記オフセット処理回路が、前記加算器の出力を受け取るように構成された第２のＳ＆Ｈをさらに含み、前記第２のＳ＆Ｈ回路が第４のクロック信号によって有効にされる、
請求項２８に記載のセンサ。
前記第４のクロック信号が前記第１のクロック信号に等しい、請求項３０に記載のセンサ。
前記第４のクロック信号が、前記第１のクロック信号よりも小さいデューティサイクルを有する、請求項３０に記載のセンサ。
前記第３のクロック信号が前記第２のクロック信号に等しい、請求項２８に記載のセンサ。
前記第３のクロック信号が、前記第２のクロック信号よりも小さいデューティサイクルを有する、請求項２８に記載のセンサ。