JP7815134B2 - 半導体装置 - Google Patents

Description

この出願は、２０２０年１０月２９日に日本国特許庁に提出された特願２０２０－１８１３６７号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。

特許文献１は、ｐ基板、ｐウェル、ｎ型低濃度拡散層、ソース、ドレイン。ゲート絶縁膜およびゲート電極を含む半導体装置を開示している。ｐウェルは、ｐ基板に形成されている。ｎ型低濃度拡散層は、ｐウェル内に形成されている。ソースは、ｎ型低濃度拡散層から間隔を空けてｐウェル内に形成されている。ドレインは、ソースから間隔を空けてｎ型低濃度拡散層内に形成されている。ゲート絶縁膜は、ソースおよびドレインの間のチャネル領域を被覆している。ゲート電極は、ゲート絶縁膜の上に形成されている。

米国特許出願公開第２００７／２１５９４９号明細書

本発明の一実施形態は、電気的特性を向上できる半導体装置を提供する。

本発明の一実施形態は、主面を有するチップと、前記主面の表層部に形成されたドレイン領域と、前記ドレイン領域から間隔を空けて前記主面の表層部に形成されたソース領域と、前記主面の表層部における前記ドレイン領域および前記ソース領域の間において前記ソース領域側に形成されるチャネル反転領域と、前記主面の表層部において前記ドレイン領域および前記チャネル反転領域の間の領域に形成されるドリフト領域と、前記主面の上で前記チャネル反転領域を被覆する第１部分、および、前記主面の上で前記ドリフト領域を被覆する第２部分を有するゲート絶縁膜と、前記第１部分を被覆する第１電極部、および、前記第２部分を部分的に露出させるように前記第１電極部から前記第２部分の上に引き出された第２電極部を有するゲート電極と、を含む、半導体装置を提供する。

上述のまたはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図１は、本発明の第１実施形態に係る半導体装置を示す模式図である。 図２は、図１に示す領域IIを第１形態例に係るゲート電極と共に示す拡大図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、図２に示すIV-IV線に沿う断面図である。 図５は、図２に示すV-V線に沿う断面図である。 図６は、図２に示すVI-VI線に沿う断面図である。 図７Ａは、図１に示す領域IIを第２形態例に係るゲート電極と共に示す拡大図である。 図７Ｂは、図１に示す領域IIを第３形態例に係るゲート電極と共に示す拡大図である。 図７Ｃは、図１に示す領域IIを第４形態例に係るゲート電極と共に示す拡大図である。 図７Ｄは、図１に示す領域IIを第５形態例に係るゲート電極と共に示す拡大図である。 図７Ｅは、図１に示す領域IIを第６形態例に係るゲート電極と共に示す拡大図である。 図８は、本発明の第２実施形態に係る半導体装置を示す模式図である。 図９は、図８に示す領域IXを第１形態例に係るゲート電極と共に示す拡大図である。 図１０は、図９に示すX-X線に沿う断面図である。 図１１は、図９に示すXI-XI線に沿う断面図である。

図１は、本発明の第１実施形態に係る半導体装置１を示す模式図である。図１を参照して、半導体装置１は、直方体形状の半導体チップ２（チップ）を含む。半導体チップ２は、この形態（this embodiment）では、シリコンチップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。法線方向Ｚは、半導体チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。

半導体装置１は、半導体チップ２の第２主面４の表層部に形成されたｐ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、第１半導体領域６は、第２主面４および第１～第４側面５Ａ～５Ｄの一部を有している。

第１半導体領域６は、厚さ方向にほぼ一定のｐ型不純物濃度を有していてもよい。第１半導体領域６のｐ型不純物濃度は、１×１０^１４ｃｍ^－３以上５×１０^１５ｃｍ^－３以下であってもよい。第１半導体領域６の厚さは、５０μｍ以上８００μｍ以下であってもよい。第１半導体領域６の厚さは、第２主面４の研削によって調整される。第１半導体領域６は、この形態では、ｐ型の半導体基板によって形成されている。

半導体装置１は、半導体チップ２の第１主面３の表層部に形成されたｐ型の第２半導体領域７（半導体領域）を含む。第２半導体領域７は、第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。つまり、第２半導体領域７は、第１主面３および第１～第４側面５Ａ～５Ｄの一部を有している。第２半導体領域７のｐ型不純物濃度は、１×１０^１４ｃｍ^－３以上５×１０^１５ｃｍ^－３以下であってもよい。第２半導体領域７の厚さは、５μｍ以上２０μｍ以下であってもよい。第２半導体領域７は、この形態では、ｐ型のエピタキシャル層によって形成されている。

半導体装置１は、第２半導体領域７に設けられた複数のデバイス領域８を含む。複数のデバイス領域８は、種々の機能デバイスがそれぞれ形成された領域である。複数のデバイス領域８は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部にそれぞれ区画されている。デバイス領域８の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。複数の機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つをそれぞれ含んでいてもよい。

半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、トランジスタ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。

複数のデバイス領域８は、この形態では、少なくとも１つのＭＩＳＦＥＴ領域９を含む。ＭＩＳＦＥＴ領域９はプレーナゲート構造型のＭＩＳＦＥＴ１０を含む領域である。以下、ＭＩＳＦＥＴ領域９（ＭＩＳＦＥＴ１０）側の具体的な構造が説明される。

図２は、図１に示す領域IIを第１形態例に係るゲート電極４０と共に示す拡大図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図２に示すIV-IV線に沿う断面図である。図５は、図２に示すV-V線に沿う断面図である。図６は、図２に示すVI-VI線に沿う断面図である。

図２～図６を参照して、半導体装置１は、第２半導体領域７においてＭＩＳＦＥＴ領域９を他の領域から電気的に分離する領域分離構造１１（a region separation structure）を含む。領域分離構造１１は、平面視において第１主面３の一部を取り囲む環状に形成され、所定形状のＭＩＳＦＥＴ領域９を区画している。領域分離構造１１は、この形態では、平面視において四角環状（この形態では第１方向Ｘに延びる長方形環状）に形成され、内周縁によって四角形状（この形態では第１方向Ｘに延びる長方形状）のＭＩＳＦＥＴ領域９を区画している。領域分離構造１１の平面形状（ＭＩＳＦＥＴ領域９の平面形状）は、任意である。

領域分離構造１１は、ｐ型の第１分離構造１２を含む。第１分離構造１２には、グランド電位が付与されてもよい。第１分離構造１２は、平面視において第１主面３の一部を取り囲む環状に形成されている。第１分離構造１２は、第２半導体領域７を横切るように第１主面３から第１半導体領域６に向けて壁状に延び、第１半導体領域６に電気的に接続されている。

第１分離構造１２は、この形態では、ｐ型の第１埋設領域１３およびｐ型の第１分離領域１４を含む。第１埋設領域１３は、第１半導体領域６および第２半導体領域７の間の境界部に形成されている。第１埋設領域１３は、法線方向Ｚに関して第１主面３および第２主面４から間隔を空けて形成され、第１半導体領域６および第２半導体領域７に電気的に接続されている。第１埋設領域１３は、第１半導体領域６のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１埋設領域１３のｐ型不純物濃度は、５×１０^１６ｃｍ^－３以上５×１０^１８ｃｍ^－３以下であってもよい。

第１分離領域１４は、第２半導体領域７において第１主面３および第１埋設領域１３の間の領域に形成され、第１埋設領域１３に電気的に接続されている。この形態では、１つの第１分離領域１４が形成されているが、第１埋設領域１３に電気的に接続される限り、第１分離領域１４の積層数は任意である。複数の第１分離領域１４が第１埋設領域１３側から第１主面３側に積層されていてもよい。第１分離領域１４のｐ型不純物濃度は、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であってもよい。第１分離領域１４は、第１埋設領域１３のｐ型不純物濃度以下のｐ型不純物濃度を有していてもよい。

領域分離構造１１は、ｎ型（第２導電型）の第２分離構造１５を含む。第２分離構造１５には、電源電位が付与されてもよい。第２分離構造１５は、平面視において第１分離構造１２の内周縁から内方に間隔を空けて形成され、第１分離構造１２によって取り囲まれた領域内においてＭＩＳＦＥＴ領域９を区画している。第２分離構造１５は、具体的には、第２半導体領域７の底部側から第１主面３側に向けて第２半導体領域７の一部を取り囲む筒状に形成されている。第２分離構造１５は、第２半導体領域７の一部を電気的にフローティング状態に固定すると同時に、当該第２半導体領域７の一部をＭＩＳＦＥＴ領域９として区画している。

第２分離構造１５は、この形態では、ｎ型の第２埋設領域１６およびｎ型の第２分離領域１７を含む。第２埋設領域１６は、第１分離構造１２によって取り囲まれた領域内において第１半導体領域６および第２半導体領域７の境界部に形成されている。第２埋設領域１６のｎ型不純物濃度は、５×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であってもよい。

第２埋設領域１６は、第１分離構造１２の内周縁から内方に間隔を空けて形成され、第１分離構造１２との間において第１半導体領域６の一部を露出させている。第２埋設領域１６は、法線方向Ｚに関して第１主面３および第２主面４から間隔を空けて形成され、第１半導体領域６および第２半導体領域７に電気的に接続されている。第２埋設領域１６は、この形態では、平面視において第１分離構造１２の内周縁に沿う四角形状（具体的には第１方向Ｘに延びる長方形状）に形成されている。

第２分離領域１７は、第２半導体領域７において第１主面３および第２埋設領域１６の周縁部の間の領域に形成され、第２埋設領域１６に電気的に接続されている。この形態では、１つの第２分離領域１７が形成されているが、第２埋設領域１６に電気的に接続される限り、第２分離領域１７の積層数は任意である。複数の第２分離領域１７が第２埋設領域１６の周縁部側から第１主面３側に積層されていてもよい。第２分離領域１７のｎ型不純物濃度は、１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であってもよい。

半導体装置１は、ＭＩＳＦＥＴ領域９に形成されたＭＩＳＦＥＴ１０を含む。ＭＩＳＦＥＴ１０は、ＭＩＳＦＥＴ領域９に形成された少なくとも１つのＭＩＳＦＥＴセル２０を含む。ＭＩＳＦＥＴ１０が複数のＭＩＳＦＥＴセル２０を含む場合、複数のＭＩＳＦＥＴセル２０は第１方向Ｘに間隔を空けてＭＩＳＦＥＴ領域９に形成されていてもよい。ＭＩＳＦＥＴ１０は、この形態では、単一のＭＩＳＦＥＴセル２０によって構成されている。以下、ＭＩＳＦＥＴセル２０の具体的な構造について説明される。

ＭＩＳＦＥＴセル２０は、ＭＩＳＦＥＴ領域９において第２半導体領域７の表層部に形成されたｎ型のドレインウェル領域２１を含む。ドレインウェル領域２１は、ＭＩＳＦＥＴ領域９の一端部側（第３側面５Ｃ側）に形成されている。ドレインウェル領域２１は、第２半導体領域７のｐ型不純物濃度を超えるｎ型不純物濃度を有している。ドレインウェル領域２１のｎ型不純物濃度は、１×１０^１６ｃｍ^－３以上２×１０^１８ｃｍ^－３以下であってもよい。

ドレインウェル領域２１は、平面視において第２分離構造１５（第２分離領域１７）からＭＩＳＦＥＴ領域９の内方に間隔を空けて形成され、ＭＩＳＦＥＴ領域９の周縁部において第２半導体領域７の一部を露出させている。ドレインウェル領域２１は、この形態では、平面視において第２分離構造１５（第２分離領域１７）の内周縁（第２埋設領域１６の周縁）に沿う四角形状に形成されている。ドレインウェル領域２１は、法線方向Ｚに関して第２埋設領域１６から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第２埋設領域１６に対向している。つまり、ドレインウェル領域２１は、第２半導体領域７に電気的に接続された側部および底部を有している。

ＭＩＳＦＥＴセル２０は、ＭＩＳＦＥＴ領域９においてドレインウェル領域２１から間隔を空けて第２半導体領域７の表層部に形成されたｐ型のソースウェル領域２２を含む。ソースウェル領域２２は、ドレインウェル領域２１から第１方向Ｘに間隔を空けてＭＩＳＦＥＴ領域９の他端部側（第４側面５Ｄ側）に形成されている。ソースウェル領域２２は、第２半導体領域７のｐ型不純物濃度を超えるｎ型不純物濃度を有している。ソースウェル領域２２のｐ型不純物濃度は、５×１０^１６ｃｍ^－３以上２×１０^１８ｃｍ^－３以下であってもよい。

ソースウェル領域２２は、平面視において第２分離構造１５（第２分離領域１７）からＭＩＳＦＥＴ領域９の内方に間隔を空けて形成され、ＭＩＳＦＥＴ領域９の周縁部において第２半導体領域７の一部を露出させている。ソースウェル領域２２は、この形態では、平面視において第２分離構造１５（第２分離領域１７）の内周縁（第２埋設領域１６の周縁）に沿う四角形状に形成されている。ソースウェル領域２２は、法線方向Ｚに関して第２埋設領域１６から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第２埋設領域１６に対向している。つまり、ソースウェル領域２２は、第２半導体領域７に電気的に接続された側部および底部を有している。

ＭＩＳＦＥＴセル２０は、ＭＩＳＦＥＴ領域９においてドレインウェル領域２１の表層部に形成されたｎ型のドレイン領域２３を含む。ドレイン領域２３は、ドレインウェル領域２１のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ドレイン領域２３のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上２×１０^２１ｃｍ^－３以下であってもよい。

ドレイン領域２３は、平面視においてドレインウェル領域２１の周縁から内方に間隔を空けて形成され、一方方向（第２方向Ｙ）に延びる帯状に形成されている。ドレイン領域２３の平面形状は任意であり、正方形状、六角形状または円形状に形成されていてもよい。ドレイン領域２３は、法線方向Ｚに関してドレインウェル領域２１の底部から第１主面３側に間隔を空けて形成され、ドレインウェル領域２１の一部を挟んで第２半導体領域７に対向している。

ＭＩＳＦＥＴセル２０は、ＭＩＳＦＥＴ領域９においてソースウェル領域２２の表層部に形成されたｎ型のソース領域２４を含む。ソース領域２４は、ソースウェル領域２２の一端部側（第３側面５Ｃ側）に形成されている。ソース領域２４は、ドレインウェル領域２１のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域２４のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上２×１０^２１ｃｍ^－３以下であってもよい。ソース領域２４のｎ型不純物濃度は、ドレイン領域２３のｎ型不純物濃度とほぼ等しいことが好ましい。

ソース領域２４は、平面視においてソースウェル領域２２の周縁から内方に間隔を空けて形成され、一方方向（第２方向Ｙ）に延びる帯状に形成されている。ソース領域２４の平面形状は任意であり、正方形状、六角形状または円形状に形成されていてもよい。ソース領域２４は、法線方向Ｚに関してソースウェル領域２２の底部から第１主面３側に間隔を空けて形成され、ソースウェル領域２２の一部を挟んで第２半導体領域７に対向している。

ＭＩＳＦＥＴセル２０は、ＭＩＳＦＥＴ領域９においてソースウェル領域２２の表層部に形成されたｐ型のコンタクト領域２５を含む。コンタクト領域２５は、ソースウェル領域２２の他端部側（第４側面５Ｄ側）に形成されている。コンタクト領域２５は、ソースウェル領域２２のｐ型不純物濃度を超えるｐ型不純物濃度を有している。コンタクト領域２５のｐ型不純物濃度は、５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

コンタクト領域２５は、ソース領域２４に接続されるようにソースウェル領域２２の表層部に形成されている。コンタクト領域２５は、平面視においてソースウェル領域２２の周縁から内方に間隔を空けて形成され、一方方向（この形態では第２方向Ｙ）に延びる帯状に形成されている。コンタクト領域２５の平面形状は任意であり、正方形状、六角形状または円形状に形成されていてもよい。コンタクト領域２５は、法線方向Ｚに関してソースウェル領域２２の底部から第１主面３側に間隔を空けて形成され、ソースウェル領域２２の一部を挟んで第２半導体領域７に対向している。

ＭＩＳＦＥＴセル２０は、第１主面３の表層部においてドレイン領域２３およびソース領域２４の間の領域に形成されるチャネル反転領域２６（チャネル領域）を含む。図３および図４では、チャネル反転領域２６が太い破線によって示されている。チャネル反転領域２６は、ドレイン領域２３およびソース領域２４の間に形成される電流経路の導通および遮断が制御される領域である。ドレイン領域２３およびソース領域２４の間を流れる電流は、ドレインソース電流である。

チャネル反転領域２６は、ドレイン領域２３およびソース領域２４の間の領域においてソース領域２４側に形成される。チャネル反転領域２６は、具体的には、第１主面３の表層部においてドレインウェル領域２１およびソース領域２４の間の領域に形成される。チャネル反転領域２６は、さらに具体的には、ドレインウェル領域２１およびソース領域２４の間の領域において第２半導体領域７の表層部およびソースウェル領域２２の表層部に形成される。チャネル反転領域２６は、この形態では、平面視においてドレインウェル領域２１およびソース領域２４の間の対向領域の全域に第２方向Ｙに延びる帯状に形成される。

ＭＩＳＦＥＴセル２０は、第１主面３の表層部においてドレイン領域２３およびチャネル反転領域２６の間の領域に形成されるドレインドリフト領域２７（ドリフト領域）を含む。図３～図６では、ドレインドリフト領域２７が細い破線によって示されている。ドレインドリフト領域２７は、ドレイン領域２３およびソース領域２４（チャネル反転領域２６）の間の電流経路となる領域である。ドレイン領域２３およびソース領域２４（チャネル反転領域２６）の間を流れる電流は、ドレインソース電流である。

ドレインドリフト領域２７は、ドレインウェル領域２１に形成される。ドレインドリフト領域２７は、具体的には、ドレインウェル領域２１においてドレイン領域２３およびチャネル反転領域２６の間の領域に形成される。ドレインドリフト領域２７は、この形態では、平面視においてドレイン領域２３およびチャネル反転領域２６の間の対向領域の全域に第２方向Ｙに延びる帯状に形成される。第１方向Ｘに関して、ドレインドリフト領域２７の長さは、チャネル反転領域２６の長さ以上であってもよいし、チャネル反転領域２６の長さ未満であってもよい。以下の説明においてドレインドリフト領域２７の文言には、ドレインウェル領域２１が含まれる。

ＭＩＳＦＥＴセル２０は、ＭＩＳＦＥＴ領域９において第１主面３の上に形成されたゲート絶縁膜３０を含む。ゲート絶縁膜３０は、この形態では、酸化シリコンを含む。ゲート絶縁膜３０は、具体的には、半導体チップ２（第２半導体領域７等）の酸化物からなる酸化シリコンを含む。ゲート絶縁膜３０の厚さは、３ｎｍ以上１００ｎｍ以下であってもよい。

ゲート絶縁膜３０は、第１主面３の上でドレイン領域２３およびソース領域２４の間の領域を膜状に被覆している。ゲート絶縁膜３０は、具体的には、第１主面３の上においてソース領域２４およびドレインドリフト領域２７（ドレインウェル領域２１）に跨って形成され、ソース領域２４、チャネル反転領域２６およびドレインドリフト領域２７を被覆している。

ゲート絶縁膜３０は、第１部分３１および第２部分３２を含む。第１部分３１は、第１主面３の上で第２半導体領域７、ソースウェル領域２２およびソース領域２４の一部を被覆している。つまり、第１部分３１は、第１主面３の上でチャネル反転領域２６を被覆している。第１部分３１は、チャネル反転領域２６の全域を被覆していることが好ましい。第１部分３１は、平面視においてコンタクト領域２５からドレイン領域２３側に間隔を空けて形成され、ソース領域２４およびコンタクト領域２５を露出させている。第１部分３１は、この形態では、ソース領域２４の一部およびコンタクト領域２５の全域を露出させている。第１部分３１は、第１方向Ｘに関して第１長さＬ１を有している。

第２部分３２は、第１部分３１からドレイン領域２３側に引き出され、第１主面３の上でドレインウェル領域２１を被覆している。つまり、第２部分３２は、第１主面３の上でドレインドリフト領域２７を被覆している。第２部分３２は、具体的には、平面視においてドレイン領域２３からソース領域２４側に間隔を空けて形成され、ドレインドリフト領域２７の一部（具体的には第４側面５Ｄ側の端部）およびドレイン領域２３の全域を露出させ、ドレインドリフト領域２７を部分的に被覆している。

第２部分３２の平面積は、ドレインドリフト領域２７において第２部分３２から露出した部分の平面積以上であってもよいし、当該平面積未満であってもよい。第２部分３２は、第１方向Ｘに関して第２長さＬ２を有している。第２長さＬ２は、第１長さＬ１以上であってもよいし、第１長さＬ１未満であってもよい。

ＭＩＳＦＥＴセル２０は、ＭＩＳＦＥＴ領域９において第１主面３の上に形成されたフィールド絶縁膜３５を含む。図２では、フィールド絶縁膜３５の端部（開口部）が太い破線によって示されている。フィールド絶縁膜３５は、ＭＩＳＦＥＴ領域９の内外に形成され、ＭＩＳＦＥＴ領域９内においてゲート絶縁膜３０外の領域を被覆している。フィールド絶縁膜３５は、この形態では、酸化シリコンを含む。

フィールド絶縁膜３５は、具体的には、半導体チップ２（第２半導体領域７等）の酸化物からなる酸化シリコンを含む。フィールド絶縁膜３５は、ＬＯＣＯＳ膜（local oxidation of silicon film）であってもよい。フィールド絶縁膜３５は、ゲート絶縁膜３０の厚さとは異なる厚さを有している。フィールド絶縁膜３５の厚さは、具体的には、ゲート絶縁膜３０の厚さを超えている。フィールド絶縁膜３５の厚さは、５０ｎｍ以上５００ｎｍ以下であってもよい。

フィールド絶縁膜３５は、ドレイン領域２３、ソース領域２４およびコンタクト領域２５を露出させるように、ＭＩＳＦＥＴ領域９において第２半導体領域７、ドレインウェル領域２１およびソースウェル領域２２を被覆している。フィールド絶縁膜３５は、平面視においてゲート絶縁膜３０を取り囲み、ゲート絶縁膜３０の第１部分３１および第２部分３２に連なっている。フィールド絶縁膜３５は、ドレイン領域２３およびゲート絶縁膜３０の第２部分３２の間の領域でドレインドリフト領域２７を被覆し、第２部分３２に連なっている。

この形態では、フィールド絶縁膜３５が、ゲート絶縁膜３０とは別体からなる例について説明された。しかし、フィールド絶縁膜３５は、ゲート絶縁膜３０の一部（つまり厚膜部）からなっていてもよい。また、フィールド絶縁膜３５は、ゲート絶縁膜３０よりも厚い別のゲート絶縁膜の一部からなっていてもよい。むろん、ＭＩＳＦＥＴセル２０は、フィールド絶縁膜３５に代えて、ＳＴＩ(Sallow Trench Isolation)構造を含んでいてもよい。ＳＴＩ構造は、第１主面３に形成されたトレンチ、および、トレンチに埋設された絶縁体を含む。絶縁体は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。

ＭＩＳＦＥＴセル２０は、ゲート絶縁膜３０の上に形成されたゲート電極４０を含む。図２では、ゲート電極４０がハッチングによって示されている。ゲート電極４０は、ゲート絶縁膜３０と共にプレーナゲート構造を形成している。ゲート電極４０は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型ポリシリコンおよびｐ型ポリシリコンのうちの少なくとも１つを含む。

ゲート電極４０は、ゲート絶縁膜３０の上でドレイン領域２３およびソース領域２４の間の領域を膜状に被覆している。ゲート電極４０は、具体的には、ゲート絶縁膜３０の上においてソース領域２４およびドレインドリフト領域２７（ドレインウェル領域２１）に跨って形成され、ゲート絶縁膜３０を挟んでドレインドリフト領域２７、チャネル反転領域２６およびソース領域２４を被覆している。ゲート電極４０は、ゲート絶縁膜３０の平面形状とは異なる平面形状を有している。

ゲート電極４０は、具体的には、ゲート絶縁膜３０の上で相異なる領域に相異なる平面形状で形成された第１電極部４１および第２電極部４２を含む。第１電極部４１は、ゲート絶縁膜３０の第１部分３１の上に形成され、ゲート絶縁膜３０の第１部分３１を挟んで第２半導体領域７、ソースウェル領域２２およびソース領域２４の一部に対向している。つまり、第１電極部４１は、第１部分３１を挟んでチャネル反転領域２６に対向している。

第１電極部４１は、第１部分３１を挟んでチャネル反転領域２６の全域に対向していることが好ましい。ゲート電極４０（第１電極部４１）は、平面視においてチャネル反転領域２６の周縁を第２方向Ｙに横切ってチャネル反転領域２６外の領域（フィールド絶縁膜３５の上）に引き出されていることが好ましい。ゲート電極４０においてチャネル反転領域２６外の領域に至るように第２方向Ｙに引き出された部分は、ゲートコンタクト電極（図示せず）の接続部として形成されていてもよい。第１電極部４１は、平面視においてコンタクト領域２５からソース領域２４側に間隔を空けて形成され、ソース領域２４およびコンタクト領域２５を露出させている。

第２電極部４２は、ゲート絶縁膜３０の第２部分３２の上に形成されている。第２電極部４２は、具体的には、第２部分３２を部分的に露出させるように第１電極部４１から第２部分３２の上に引き出され、第２部分３２を挟んでドレインドリフト領域２７の一部に対向している。第２電極部４２は、さらに、フィールド絶縁膜３５を部分的に露出させるように第２部分３２の上からフィールド絶縁膜３５の上に引き出され、フィールド絶縁膜３５を挟んでドレインドリフト領域２７に対向している。

第２電極部４２は、ドレインドリフト領域２７との間でゲートドレイン容量Ｃｇｄを形成している。ゲートドレイン容量Ｃｇｄは、帰還容量Ｃｒｓｓ（feedback capacitance Crss）とも称される。ゲートドレイン容量Ｃｇｄは、第１ゲートドレイン容量Ｃｇｄ１、および、第１ゲートドレイン容量Ｃｇｄ１に並列接続された第２ゲートドレイン容量Ｃｇｄ２を含む。

第１ゲートドレイン容量Ｃｇｄ１は、第２電極部４２においてゲート絶縁膜３０を挟んでドレインドリフト領域２７に対向する部分に形成されている。第２ゲートドレイン容量Ｃｇｄ２は、第２電極部４２においてフィールド絶縁膜３５を挟んでドレインドリフト領域２７に対向する部分に形成されている。ゲートドレイン容量Ｃｇｄは、第１ゲートドレイン容量Ｃｇｄ１および第２ゲートドレイン容量Ｃｇｄ２の合成容量を含む。第２ゲートドレイン容量Ｃｇｄ２は、第１ゲートドレイン容量Ｃｇｄ１以下であってもよいし、第１ゲートドレイン容量Ｃｇｄ１を超えていてもよい。

第２電極部４２は、第２部分３２を部分的に露出させるように第１電極部４１から第２部分３２の上に引き出された少なくとも１つ（この形態では複数）の引き出し部４３を有している。引き出し部４３の個数は、ゲート電極４０（ゲート絶縁膜３０）の第２方向Ｙの長さに応じて適宜調整される。

複数の引き出し部４３は、平面視において第１電極部４１から第２部分３２の上にドレイン領域２３側に向けて帯状にそれぞれ引き出され、第２方向Ｙに間隔を空けて配列されている。つまり、第２電極部４２（複数の引き出し部４３）は、平面視において第１電極部４１からドレイン領域２３側に向けて櫛歯状に引き出されている。また、第２電極部４２（複数の引き出し部４３）は、平面視において第２方向Ｙに一列に間隔を空けて第２部分３２の複数の個所を被覆している。複数の引き出し部４３は、第２方向Ｙに等間隔に配列されていることが好ましい。

複数の引き出し部４３は、平面視において第１部分３１（チャネル反転領域２６）からドレイン領域２３側に間隔を空けて第２部分３２をそれぞれ被覆している。つまり、複数の引き出し部４３は、ゲート絶縁膜３０に関して第２部分３２のみを被覆し、第１部分３１を被覆していない。複数の引き出し部４３は、平面視においてドレイン領域２３から第１部分３１（チャネル反転領域２６）側に間隔を空けて第２部分３２をそれぞれ被覆している。複数の引き出し部４３は、平面視において第１方向Ｘの一方側にドレイン領域２３に対向し、第１方向Ｘの他方側にソース領域２４（チャネル反転領域２６）に対向している。

複数の引き出し部４３は、この形態では、第２方向Ｙの両端に配置された２つの外側引き出し部４３Ａ、および、２つの外側引き出し部４３Ａによって挟まれた複数の内側引き出し部４３Ｂを含む。外側引き出し部４３Ａは、平面視においてドレインドリフト領域２７の周縁を第２方向Ｙに横切ってドレインドリフト領域２７外の領域（フィールド絶縁膜３５の上）に引き出されていてもよい。

この場合、ゲート電極４０（外側引き出し部４３Ａ）においてチャネル反転領域２６外の領域に引き出された部分は、ゲートコンタクト電極（図示せず）の接続部として形成されていてもよい。むろん、外側引き出し部４３Ａは、平面視においてドレインウェル領域２１の周縁によって取り囲まれた領域内のみに形成されてもよい。

複数の内側引き出し部４３Ｂは、この形態では、平面視においてドレインウェル領域２１の周縁によって取り囲まれた領域内のみに形成されている。複数の内側引き出し部４３Ｂの全てが、平面視において第１方向Ｘの一方側にドレイン領域２３に対向していることが好ましい。複数の内側引き出し部４３Ｂの全てが、平面視において第１方向Ｘの他方側にソース領域２４（チャネル反転領域２６）に対向していることが好ましい。

複数の引き出し部４３は、さらに、ゲート絶縁膜３０の第２部分３２の上からドレイン領域２３側に向けてフィールド絶縁膜３５の上に帯状に引き出されている。つまり、複数の引き出し部４３は、第２部分３２およびフィールド絶縁膜３５の一部を連続的にそれぞれ被覆している。複数の引き出し部４３は、フィールド絶縁膜３５の上において第２方向Ｙに間隔を空けて形成されている。つまり、第２電極部４２（複数の引き出し部４３）は、平面視において第２方向Ｙに一列に間隔を空けてフィールド絶縁膜３５の複数の個所を被覆している。

複数の引き出し部４３（少なくとも複数の内側引き出し部４３Ｂ）は、第２方向Ｙに一定の第１幅Ｗ１をそれぞれ有していることが好ましい。第１幅Ｗ１は、０．１μｍ以上５μｍ以下であってもよい。むろん、複数の引き出し部４３は、互いに異なる第１幅Ｗ１を有していてもよい。

このように、複数の引き出し部４３は、ゲート絶縁膜３０（第２部分３２）を挟んでドレインドリフト領域２７に対向し、フィールド絶縁膜３５を挟んでドレインドリフト領域２７に対向している。つまり、複数の引き出し部４３は、ゲート絶縁膜３０（第２部分３２）を被覆する部分において第１ゲートドレイン容量Ｃｇｄ１を形成し、フィールド絶縁膜３５を被覆する部分において第２ゲートドレイン容量Ｃｇｄ２を形成している。

第２電極部４２は、少なくとも１つ（この形態では複数）の引き出し部４３によって区画された少なくとも１つ（この形態では複数）の露出部４４を有している。露出部４４は、第２部分３２を部分的に露出させるように第２電極部４２（ゲート電極４０）が部分的に除去された部分であり、除去部と称されてもよい。露出部４４の個数は、引き出し部４３の個数やゲート電極４０（ゲート絶縁膜３０）の第２方向Ｙの長さに応じて適宜調整される。

複数の露出部４４は、近接する２つの引き出し部４３の間にそれぞれ区画されている。複数の露出部４４は、第２部分３２の上においてドレイン領域２３およびソース領域２４の対向方向（第１方向Ｘ）に延びる少なくとも１つ（この形態では複数）の辺によってそれぞれ区画されている。複数の露出部４４は、具体的には、第２電極部４２において互いに交差する方向に延びる少なくとも２つの辺によってそれぞれ区画されている。複数の露出部４４は、この形態では、第２方向Ｙに延びる辺、および、第１方向Ｘに延びる辺によってそれぞれ区画されている。

第１方向Ｘに延びる辺は、複数の引き出し部４３によってそれぞれ形成されている。第２方向Ｙに延びる辺は、複数の引き出し部４３の基端部によってそれぞれ形成されている。つまり、複数の露出部４４は、複数の引き出し部４３の複数の辺によってそれぞれ区画されている。ここでいう「辺」は必ずしも平面視において直線状に延びている必要はなく湾曲していてもよい。

複数の露出部４４は、平面視において第２部分３２からドレイン領域２３側に向けて帯状にそれぞれ延び、第２方向Ｙに間隔を空けて配列されている。つまり、複数の露出部４４は、この形態では、第２電極部４２の開領域（切欠き部）からそれぞれなり、平面視において全体として第１方向Ｘに延びるストライプ状に区画されている。複数の露出部４４は、第２方向Ｙに等間隔に配列されていることが好ましい。

複数の露出部４４は、複数の引き出し部４３を第２方向Ｙに結ぶラインを設定した時、当該ライン上に位置している。つまり、複数の露出部４４は、１つの引き出し部４３を挟み込む態様で複数の引き出し部４３と交互に第２方向Ｙに間隔を空けて配列されている。これにより、第２電極部４２（複数の露出部４４）は、平面視において第２部分３２の複数の個所を第２方向Ｙに一列に間隔を空けて露出させている。

複数の露出部４４は、平面視において第１部分３１からドレイン領域２３側に間隔を空けて第２部分３２をそれぞれ露出させている。つまり、複数の露出部４４は、ゲート絶縁膜３０に関しては第２部分３２のみをそれぞれ露出させ、第１部分３１を露出させていない。複数の露出部４４は、平面視においてドレイン領域２３から第２部分３２側に間隔を空けて第２部分３２をそれぞれ露出させている。複数の露出部４４は、平面視においてドレインウェル領域２１の周縁によって取り囲まれた領域内のみに形成されていることが好ましい。

複数の露出部４４は、平面視において第１方向Ｘの一方側にドレイン領域２３に対向し、第１方向Ｘの他方側にソース領域２４（チャネル反転領域２６）に対向している。複数の露出部４４の全てが、平面視において第１方向Ｘの一方側にドレイン領域２３に対向していることが好ましい。複数の露出部４４の全てが、平面視において第１方向Ｘの他方側にソース領域２４（チャネル反転領域２６）に対向していることが好ましい。

複数の露出部４４は、さらに、複数の引き出し部４３の間の領域においてフィールド絶縁膜３５の一部をそれぞれ部分的に露出させている。つまり、複数の露出部４４は、ゲート絶縁膜３０の第２部分３２およびフィールド絶縁膜３５の一部を連続的にそれぞれ露出させている。この場合、複数の露出部４４は、フィールド絶縁膜３５の上においてドレイン領域２３およびソース領域２４の対向方向（第１方向Ｘ）に延びる少なくとも１つ（この形態では複数）の辺によってそれぞれ区画されている。前記対向方向（第１方向Ｘ）は、ドレインソース電流が流れる方向でもある。対向方向に延びる辺は、複数の引き出し部４３によってそれぞれ形成されている。ここでいう「辺」は必ずしも平面視において直線状に延びている必要はなく湾曲していてもよい。

複数の露出部４４は、第２部分３２からフィールド絶縁膜３５に向けて第１方向Ｘに連続的に延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の露出部４４は、フィールド絶縁膜３５の上において複数の引き出し部４３を第２方向Ｙに結ぶラインを設定した時、当該ライン上に位置している。つまり、複数の露出部４４は、フィールド絶縁膜３５の上においても第２方向Ｙに１つの引き出し部４３を挟み込む態様で複数の引き出し部４３と交互に形成されている。また、第２電極部４２（複数の露出部４４）は、平面視においてフィールド絶縁膜３５の複数の個所を第２方向Ｙに一列に間隔を空けて露出させている。

複数の露出部４４は、第２方向Ｙに一定の第２幅Ｗ２をそれぞれ有していることが好ましい。第２幅Ｗ２は、０．１μｍ以上５μｍ以下であってもよい。むろん、複数の露出部４４は、互いに異なる第２幅Ｗ２を有していてもよい。第２幅Ｗ２は、第１幅Ｗ１以上（Ｗ１≦Ｗ２）であってもよいし、第１幅Ｗ１未満（Ｗ１＞Ｗ２）であってもよい。

このように、複数の露出部４４は、ゲート絶縁膜３０（第２部分３２）を部分的に露出させ、フィールド絶縁膜３５を部分的に露出させている。複数の露出部４４は、具体的には、第２方向Ｙから引き出し部４３に隣接する部分においてゲート絶縁膜３０（第２部分３２）およびフィールド絶縁膜３５をそれぞれ部分的に露出させている。複数の露出部４４は、ゲート絶縁膜３０（第２部分３２）を露出させる部分において第１ゲートドレイン容量Ｃｇｄ１を低下させ、フィールド絶縁膜３５を露出させる部分において第２ゲートドレイン容量Ｃｇｄ２を低下させている。

複数の露出部４４の平面積（総平面積）は、複数の引き出し部４３の平面積（総平面積）以上であってもよいし、複数の引き出し部４３の平面積（総平面積）未満であってもよい。複数の露出部４４においてフィールド絶縁膜３５に位置する部分の平面積（総平面積）は、複数の露出部４４においてゲート絶縁膜３０に位置する部分の平面積（総平面積）以上であってもよいし、複数の露出部４４においてゲート絶縁膜３０に位置する部分の平面積（総平面積）未満であってもよい。

引き出し部４３は半導体チップ２側で生じた電界を遮蔽する一方、露出部４４は半導体チップ２側で生じた電界を通過させる。これにより、ゲート電極４０に付与される電界が間引かれ、ゲート電極４０に対する電界が緩和される。引き出し部４３の第１幅Ｗ１（露出部４４の第２幅Ｗ２）を増減させると、ゲート電極４０に対する電界の遮蔽効果が変動する。一例として、同一個数の引き出し部４３（たとえば単一の引き出し部４３）を想定した場合、引き出し部４３の第１幅Ｗ１を狭めると、露出部４４の第２幅Ｗ２が拡がる。

この場合、第１ゲートドレイン容量Ｃｇｄ１および第２ゲートドレイン容量Ｃｇｄ２が低下する。第１幅Ｗ１を狭め過ぎると、露出部４４を通過する電界が増加する結果、チャネル反転領域２６の近傍においてゲート電極４０に電界が集中する可能性がある。ゲート電極４０の性質を鑑みると、複数の引き出し部４３の第１幅Ｗ１は、少なくとも０．５μｍ（つまり０．５μｍ以上）にそれぞれ設定されることが好ましい。また、複数の露出部４４の第２幅Ｗ２は、最大でも１μｍ（つまり１μｍ以下）にそれぞれ設定されることが好ましい。

このように、引き出し部４３の個数、平面形状、第１幅Ｗ１等は、半導体チップ２側で生じる電界に応じて適宜調整される。また、露出部４４の個数、平面形状、第２幅Ｗ２等は、半導体チップ２側で生じる電界に応じて適宜調整される。以下、図７Ａ～図７Ｅを参照して、第２～第５形態例に係るゲート電極４０について説明する。

図７Ａは、図１に示す領域IIを第２形態例に係るゲート電極４０と共に示す拡大図である。図７Ａにおいて、図１～図６に示された構造については同一の参照符号が付され、それらの説明は省略される。

図７Ａを参照して、第２形態例に係るゲート電極４０の第２部分３２は、フィールド絶縁膜３５の上において第２方向Ｙに延びる延部４５を含む。延部４５は、複数の引き出し部４３に接続されている。これにより、第２部分３２は、平面視において複数の引き出し部４３および延部４５によって区画された複数の露出部４４を含む。複数の露出部４４は、この形態例では、第２電極部４２の閉領域（開口）からそれぞれなる。第２形態例に係るゲート電極４０では、平面視において格子状の第２電極部４２が第１電極部４１から引き出されているとみなせる。

図７Ｂは、図１に示す領域IIを第３形態例に係るゲート電極４０と共に示す拡大図である。図７Ｂにおいて、図１～図６に示された構造については同一の参照符号が付され、それらの説明は省略される。

図７Ｂを参照して、第３形態例に係るゲート電極４０の第２部分３２は、２つの引き出し部４３および１つの延部４５を含む。この形態例では、２つの引き出し部４３として外側引き出し部４３Ａが形成された例が示されているが、２つの引き出し部４３は内側引き出し部４３Ｂであってもよい。２つの引き出し部４３は、ゲート電極４０の第１部分３１の第２方向Ｙの両端部からドレイン領域２３側に向けて引き出されている。１つの延部４５は、第２方向Ｙに延びる帯状に形成され、２つの引き出し部４３に接続されている。

これにより、第２部分３２は、平面視において２つの引き出し部４３および１つの延部４５によって区画された単一の露出部４４を含む。単一の露出部４４は、この形態例では、第２電極部４２の閉領域（開口）かられなり、第２方向Ｙに延びる帯状に形成されている。第３形態例に係るゲート電極４０では、平面視において環状（この形態例では四角環状）の第２電極部４２が第１電極部４１から引き出されているとみなせる。

図７Ｃは、図１に示す領域IIを第４形態例に係るゲート電極４０と共に示す拡大図である。図７Ｃにおいて、図１～図６に示された構造については同一の参照符号が付され、それらの説明は省略される。

図７Ｃを参照して、第４形態例に係るゲート電極４０の第２部分３２は、２つの引き出し部４３および複数の延部４５を含む。この形態例では、２つの引き出し部４３として外側引き出し部４３Ａが形成された例が示されているが、２つの引き出し部４３は内側引き出し部４３Ｂであってもよい。２つの引き出し部４３は、ゲート電極４０の第１部分３１の第２方向Ｙの両端部からドレイン領域２３側に向けて引き出されている。複数の延部４５は、第１方向Ｘに間隔を空けて第２方向Ｙに延びる帯状にそれぞれ形成され、２つの引き出し部４３にそれぞれ接続されている。

これにより、第２部分３２は、平面視において２つの引き出し部４３および複数の延部４５によって区画された複数の露出部４４を含む。複数の露出部４４は、この形態例では、第２電極部４２の閉領域（開口）からそれぞれなり、第１方向Ｘに間隔を空けて第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の露出部４４は、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数の露出部４４のうちの少なくとも１つは、少なくともフィールド絶縁膜３５を露出させている。第４形態例に係るゲート電極４０では、平面視において梯子状の第２電極部４２が第１電極部４１から引き出されているとみなせる。

図７Ｄは、図１に示す領域IIを第５形態例に係るゲート電極４０と共に示す拡大図である。図７Ｄにおいて、図１～図６に示された構造については同一の参照符号が付され、それらの説明は省略される。

図７Ｄを参照して、第５形態例に係るゲート電極４０の第２部分３２は、複数の引き出し部４３および複数の延部４５を含む。複数の引き出し部４３は、第１形態例の場合と同様に、ゲート電極４０の第１部分３１からドレイン領域２３側に向けて引き出されている。複数の延部４５は、第１方向Ｘに間隔を空けて第２方向Ｙに延びる帯状にそれぞれ形成され、複数の引き出し部４３にそれぞれ接続されている。

これにより、第２部分３２は、平面視において複数の引き出し部４３および複数の延部４５によって区画された複数の露出部４４を含む。複数の露出部４４は、この形態例では、第２電極部４２の閉領域（開口）からそれぞれなり、第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数の露出部４４のうちの少なくとも１つは、少なくともフィールド絶縁膜３５を露出させている。第５形態例に係るゲート電極４０では、平面視において複数の十字路を有する格子状の第２電極部４２が第１電極部４１から引き出されているとみなせる。

図７Ｅは、図１に示す領域IIを第６形態例に係るゲート電極４０と共に示す拡大図である。図７Ｅにおいて、図１～図６に示された構造については同一の参照符号が付され、それらの説明は省略される。

図７Ｅを参照して、第６形態例に係るゲート電極４０の第２部分３２は、複数の引き出し部４３および複数の延部４５を含む。複数の引き出し部４３は、平面視においてゲート電極４０の第１部分３１からドレイン領域２３側に向けて帯状にそれぞれ引き出されている。複数の引き出し部４３は、この形態例では、平面視において第２方向Ｙの一方側および他方側に屈曲しながら葛折り状（ジグザグ状）に形成されている。

複数の延部４５は、第１方向Ｘに間隔を空けて第２方向Ｙに延びる帯状にそれぞれ形成され、複数の引き出し部４３にそれぞれ接続されている。これにより、第２部分３２は、平面視において複数の引き出し部４３および複数の延部４５によって区画された複数の露出部４４を含む。複数の露出部４４は、この形態例では、第２電極部４２の閉領域（開口）からそれぞれなり、第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されている。複数の露出部４４のうちの少なくとも１つは、少なくともフィールド絶縁膜３５を露出させている。

第６形態例に係るゲート電極４０では、第５形態例に係るゲート電極４０において複数の露出部４４を第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列させた形態を有しているとみなせる。また、第６形態例に係るゲート電極４０では、平面視において複数のＴ字路を有する格子状の第２電極部４２が第１電極部４１から引き出されているとみなせる。

第１～第６形態例に係るゲート電極４０の特徴は、それらの間で任意の態様で組み合わせられることができる。つまり、半導体装置１は、第１～第６形態例に係るゲート電極４０の特徴のうちの少なくとも２つの特徴を同時に含むゲート電極４０を有していてもよい。

以上、半導体装置１は、半導体チップ２、ｎ型のドレイン領域２３、ｎ型のソース領域２４、チャネル反転領域２６、ドレインドリフト領域２７、ゲート絶縁膜３０およびゲート電極４０を含む。半導体チップ２は、第１主面３を有している。ドレイン領域２３は、第１主面３の表層部に形成されている。ソース領域２４は、ドレイン領域２３から間隔を空けて第１主面３の表層部に形成されている。チャネル反転領域２６は、第１主面３の表層部におけるドレイン領域２３およびソース領域２４の間においてソース領域２４側に形成される。ドレインドリフト領域２７は、第１主面３の表層部においてドレイン領域２３およびチャネル反転領域２６の間の領域に形成される。

ゲート絶縁膜３０は、第１部分３１および第２部分３２を含む。第１部分３１は、第１主面３の上でチャネル反転領域２６を被覆している。第２部分３２は、第１主面３の上でドレインドリフト領域２７を被覆している。ゲート電極４０は、第１電極部４１および第２電極部４２を含む。第１電極部４１は、ゲート絶縁膜３０の第１部分３１を被覆している。第２電極部４２は、第２部分３２を部分的に露出させるように第１電極部４１から第２部分３２の上に引き出されている。

この構造によれば、第２電極部４２は、第２部分３２を被覆する部分においてドレインドリフト領域２７との間でゲートドレイン容量Ｃｇｄを形成する。第２電極部４２は第２部分３２を部分的に露出させているので、これによってドレインドリフト領域２７に対する第２電極部４２の対向面積を低下させることができる。これにより、ゲートドレイン容量Ｃｇｄを低下させることができる。その結果、ＭＩＳＦＥＴ１０のスイッチング遅延を抑制できるから、スイッチング損失を抑制できる。よって、電気的特性を向上できる半導体装置１を提供できる。

この場合、第２電極部４２は、ドレイン領域２３およびソース領域２４の対向方向（第１方向Ｘ）に延び、第２部分３２を部分的に露出させる辺を有していることが好ましい。第２電極部４２は、平面視において互いに交差する方向に延び、第２部分３２を部分的に露出させる少なくとも２つの辺を有していることが好ましい。第２電極部４２は、平面視において第２部分３２の上において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺を有していることが好ましい。

第１電極部４１は、平面視において第１部分３１の全域を被覆していることが好ましい。この構造によれば、チャネル反転領域２６を適切に制御できる。第２電極部４２は、平面視において第１部分３１から間隔を空けて第２部分３２を露出させていることが好ましい。この構造によれば、チャネル反転領域２６を適切に制御できる。第２電極部４２は、平面視においてドレインウェル領域２１の周縁によって取り囲まれた領域内のみにおいて第２部分３２を露出させていることが好ましい。この構造によれば、ゲートドレイン容量Ｃｇｄを適切に低下させることができる。第２電極部４２は、ゲート絶縁膜３０において第２部分３２のみを露出させていることが特に好ましい。

第１部分３１は平面視においてチャネル反転領域２６の全域を被覆し、第２部分３２は平面視においてドレインドリフト領域２７の全域を被覆していないことが好ましい。つまり、第２部分３２は、ドレインドリフト領域２７を部分的に露出させ、ドレインドリフト領域２７を部分的に被覆していることが好ましい。この構造によれば、チャネル反転領域２６を適切に制御でき、ゲートドレイン容量Ｃｇｄを適切に低下させることができる。

第２電極部４２は、第２部分３２の複数の個所を露出させていることが好ましい。この構造によれば、第２部分３２の複数の個所によってゲート電極４０に付与される電界を間引くことができる。これにより、ゲート電極４０に対する電界集中を緩和し、耐圧（たとえばブレークダウン電圧）を向上できる。この場合、第２電極部４２は、図２、図７Ａ～図７Ｅに示されるように、平面視において規則的に配列されていることが好ましい。第２電極部４２は、第２部分３２の複数の個所を第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に一列に間隔を空けて露出させていてもよい。

半導体装置１は、フィールド絶縁膜３５を含むことが好ましい。フィールド絶縁膜３５は、ゲート絶縁膜３０とは異なる厚さを有していることが好ましい。この場合、フィールド絶縁膜３５は、ゲート絶縁膜３０の厚さを超える厚さを有していることが特に好ましい。この構造によれば、フィールド絶縁膜３５による耐圧向上効果を得ることができる。フィールド絶縁膜３５は、少なくとも第２部分３２に連なるように第１主面３の上でドレインドリフト領域２７を被覆していることが好ましい。フィールド絶縁膜３５は、第１部分３１および第２部分３２に連なっていることが特に好ましい。

第２電極部４２は、第２部分３２の上からフィールド絶縁膜３５の上に引き出され、フィールド絶縁膜３５を挟んでドレインドリフト領域２７に対向していることが好ましい。この構造によれば、フィールド絶縁膜３５を有する構造において、ゲートドレイン容量Ｃｇｄを低下させることができる。この場合、第２電極部４２は、フィールド絶縁膜３５を部分的に露出させていることが好ましい。

第２電極部４２は、フィールド絶縁膜３５を被覆する部分においてドレインドリフト領域２７との間でゲートドレイン容量Ｃｇｄを形成する。この構造によれば、第２電極部４２はフィールド絶縁膜３５を部分的に露出させているので、これによってドレインドリフト領域２７に対する第２電極部４２の対向面積を低下させることができる。これにより、第２電極部４２においてフィールド絶縁膜３５を被覆する部分においても、ゲートドレイン容量Ｃｇｄを低下させることができる。

第２電極部４２は、第２部分３２を部分的に露出させる部分からフィールド絶縁膜３５を連続的に露出させるように第２部分３２の上からフィールド絶縁膜３５の上に引き出されていてもよい。第２電極部４２は、平面視において少なくともドレイン領域２３およびソース領域２４の対向方向（第１方向Ｘ）に延び、フィールド絶縁膜３５を部分的に露出させる辺を有していることが好ましい。

第２電極部４２は、フィールド絶縁膜３５の複数の個所を露出させていることが好ましい。この構造によれば、フィールド絶縁膜３５の複数の個所によってゲート電極４０に付与される電界を間引くことができる。これにより、ゲート電極４０に対する電界集中を緩和し、耐圧（たとえばブレークダウン電圧）を向上できる。この場合、第２電極部４２は、図２、図７Ａ～図７Ｅに示されるように、平面視においてフィールド絶縁膜３５の上で規則的に配列されていることが好ましい。第２電極部４２は、フィールド絶縁膜３５の複数の箇所を第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に一列に間隔を空けて露出させていてもよい。

半導体装置１は、この形態では、ｐ型の第２半導体領域７およびｎ型のドレインウェル領域２１を含む。第２半導体領域７は、第１主面３の表層部に形成されている。ドレインウェル領域２１は、第２半導体領域７の表層部に形成されている。この構造において、ドレイン領域２３はドレインウェル領域２１の表層部に形成されている。ソース領域２４はドレインウェル領域２１から間隔を空けて第２半導体領域７の表層部に形成されている。チャネル反転領域２６は、ドレインウェル領域２１およびソース領域２４の間の領域に形成される。ドレインドリフト領域２７は、前記ドレインウェル領域２１に形成される。

半導体装置１は、ドレインウェル領域２１から間隔を空けて第２半導体領域７の表層部に形成されたソースウェル領域２２を含んでいてもよい。この場合、ソース領域２４は、ソースウェル領域２２の表層部に形成されていてもよい。この構造において、半導体装置１は、ソースウェル領域２２の表層部に形成されたコンタクト領域２５を含んでいてもよい。

図８は、本発明の第２実施形態に係る半導体装置５１を示す模式図である。図９は、図８に示す領域IXを第１形態例に係るゲート電極４０と共に示す拡大図である。図１０は、図９に示すX-X線に沿う断面図である。図１１は、図９に示すXI-XI線に沿う断面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号が付され、それらの説明が省略される。

図８～図１１を参照して、半導体装置５１は、第１実施形態に係る半導体装置１と同様に、半導体チップ２、第１半導体領域６、第２半導体領域７、複数のデバイス領域８および領域分離構造１１を含む。第２半導体領域７の導電型は、この形態では、ｐ型（第１導電型）からｎ型（第２導電型）に変更されている。第２半導体領域７のｎ型不純物濃度は、５×１０^１４ｃｍ^－３以上５×１０^１５ｃｍ^－３以下であってもよい。第２半導体領域７の厚さは、３μｍ以上１５μｍ以下であってもよい。第２半導体領域７は、この形態では、ｎ型のエピタキシャル層によって形成されている。

領域分離構造１１は、ｐ型の第１分離構造１２およびｎ型の第２分離構造１５を含む。第２分離構造１５は、この形態では、ｎ型の第２埋設領域１６を含み、ｎ型の第２分離領域１７を含まない。

半導体装置５１は、第１実施形態に係る半導体装置１と同様に、ＭＩＳＦＥＴ領域９に形成された少なくとも１つのＭＩＳＦＥＴセル２０を含む。ＭＩＳＦＥＴセル２０は、ドレインウェル領域２１、ソースウェル領域２２、ドレイン領域２３、ソース領域２４、コンタクト領域２５、チャネル反転領域２６およびドレインドリフト領域２７を含む。ドレインウェル領域２１、ソースウェル領域２２、ドレイン領域２３、ソース領域２４およびコンタクト領域２５は、第１実施形態に係る半導体装置１と同様の態様でそれぞれ形成されている。

ＭＩＳＦＥＴセル２０は、第１主面３の表層部においてドレイン領域２３およびソース領域２４の間の領域に形成されるチャネル反転領域２６を含む。図１０および図１１では、チャネル反転領域２６が太い破線によって示されている。チャネル反転領域２６は、ドレイン領域２３およびソース領域２４の間に形成される電流経路の導通および遮断が制御される領域である。ドレイン領域２３およびソース領域２４の間を流れる電流は、ドレインソース電流である。

チャネル反転領域２６は、ドレイン領域２３およびソース領域２４の間の領域においてソース領域２４側に形成される。チャネル反転領域２６は、この形態では、ソースウェル領域２２の表層部において第２半導体領域７およびソース領域２４の間に形成される。チャネル反転領域２６は、この形態では、平面視においてソースウェル領域２２の周縁およびソース領域２４の間の全域に第２方向Ｙに延びる帯状に形成される。

ＭＩＳＦＥＴセル２０は、第１主面３の表層部においてドレイン領域２３およびチャネル反転領域２６の間の領域に形成されるドレインドリフト領域２７を含む。図１０および図１１では、ドレインドリフト領域２７が細い破線によって示されている。ドレインドリフト領域２７は、ドレイン領域２３およびソース領域２４の間の電流経路となる領域である。ドレイン領域２３およびソース領域２４の間を流れる電流は、ドレインソース電流である。

ドレインドリフト領域２７は、具体的には、ソースウェル領域２２およびドレイン領域２３の間の領域に形成される。つまり、ドレインドリフト領域２７は、この形態では、ソースウェル領域２２およびドレイン領域２３の間の領域に位置する第２半導体領域７およびドレインウェル領域２１に形成される。ドレインドリフト領域２７は、平面視においてドレイン領域２３およびソースウェル領域２２の間の対向領域の全域に第２方向Ｙに延びる帯状に形成される。

ＭＩＳＦＥＴセル２０は、第１実施形態に係る半導体装置１と同様に、ＭＩＳＦＥＴ領域９において第１主面３の上に形成されたゲート絶縁膜３０、フィールド絶縁膜３５およびゲート電極４０を含む。図９では、フィールド絶縁膜３５の端部が太い破線によって示され、ゲート電極４０がハッチングによって示されている。この形態では、ＭＩＳＦＥＴセル２０が、第１形態例に係るゲート電極４０を含む例が示されている（図２等も併せて参照）。

ゲート絶縁膜３０は、第１主面３の上でドレイン領域２３およびソース領域２４の間の領域を膜状に被覆している。ゲート絶縁膜３０は、具体的には、第１主面３の上においてソース領域２４およびドレインドリフト領域２７（ドレインウェル領域２１）に跨って形成され、第２半導体領域７、ソース領域２４、チャネル反転領域２６およびドレインドリフト領域２７を被覆している。

ゲート絶縁膜３０は、具体的には、第１部分３１および第２部分３２を含む。第１部分３１は、第１主面３の上でソースウェル領域２２およびソース領域２４の一部を被覆している。つまり、第１部分３１は、第１主面３の上でチャネル反転領域２６を被覆している。第１部分３１は、チャネル反転領域２６の全域を被覆していることが好ましい。第１部分３１は、平面視においてコンタクト領域２５からソース領域２４側に間隔を空けて形成され、ソース領域２４の一部およびコンタクト領域２５の全域を露出させている。第１部分３１は、第１方向Ｘに関して第１長さＬ１を有している。

第２部分３２は、第１部分３１からドレイン領域２３側に引き出され、第１主面３の上で第２半導体領域７およびドレインウェル領域２１を被覆している。つまり、第２部分３２は、第１主面３の上でドレインドリフト領域２７を被覆している。第２部分３２は、具体的には、平面視においてドレイン領域２３からソース領域２４側に間隔を空けて形成され、ドレインウェル領域２１の一部（具体的には第４側面５Ｄ側の端部）およびドレイン領域２３の全域を露出させ、ドレインドリフト領域２７を部分的に被覆している。

第２部分３２の平面積は、ドレインドリフト領域２７において第２部分３２から露出した部分の平面積未満であることが好ましい。第２部分３２は、第１方向Ｘに関して第２長さＬ２を有している。第２長さＬ２は、第１長さＬ１を超えている（Ｌ１＜Ｌ２）ことが好ましい。

ゲート電極４０は、この形態では、ゲート絶縁膜３０の上においてソース領域２４およびドレインドリフト領域２７（ドレインウェル領域２１）に跨って形成され、ゲート絶縁膜３０を挟んで第２半導体領域７、ドレインドリフト領域２７、チャネル反転領域２６およびソース領域２４を被覆している。ゲート電極４０は、ゲート絶縁膜３０の平面形状とは異なる平面形状を有している。

ゲート電極４０は、第１実施形態に係る半導体装置１と同様に、ゲート絶縁膜３０の上で相異なる領域に相異なる平面形状で形成された第１電極部４１および第２電極部４２を含む。第１電極部４１は、この形態では、ゲート絶縁膜３０の第１部分３１の上に形成され、第１部分３１を挟んでソースウェル領域２２およびソース領域２４の一部に対向している。つまり、第１電極部４１は、第１部分３１を挟んでチャネル反転領域２６に対向している。

第１電極部４１は、第１部分３１を挟んでチャネル反転領域２６の全域に対向していることが好ましい。ゲート電極４０（第１電極部４１）は、平面視においてチャネル反転領域２６の周縁を第２方向Ｙに横切ってチャネル反転領域２６外の領域に引き出されていることが好ましい。ゲート電極４０においてチャネル反転領域２６外の領域に引き出された部分は、ゲートコンタクト電極（図示せず）の接続部として形成されていてもよい。第１電極部４１は、平面視においてコンタクト領域２５からソース領域２４側に間隔を空けて形成され、ソース領域２４およびコンタクト領域２５を露出させている。

第２電極部４２は、ゲート絶縁膜３０の第２部分３２の上に形成されている。第２電極部４２は、具体的には、第２部分３２を部分的に露出させるように第１電極部４１から第２部分３２の上に引き出され、第２部分３２を挟んでドレインドリフト領域２７の一部に対向している。第２電極部４２は、さらに、第２部分３２の上からフィールド絶縁膜３５の上に引き出され、フィールド絶縁膜３５を挟んでドレインドリフト領域２７に対向している。

第２電極部４２は、ドレインドリフト領域２７との間でゲートドレイン容量Ｃｇｄを形成している。ゲートドレイン容量Ｃｇｄは、第１ゲートドレイン容量Ｃｇｄ１、および、第１ゲートドレイン容量Ｃｇｄ１に並列接続された第２ゲートドレイン容量Ｃｇｄ２を含む。第１ゲートドレイン容量Ｃｇｄ１は、この形態では、第２電極部４２においてゲート絶縁膜３０を挟んで第２半導体領域７およびドレインウェル領域２１に対向する部分に形成されている。第２ゲートドレイン容量Ｃｇｄ２は、この形態では、第２電極部４２においてフィールド絶縁膜３５を挟んでドレインウェル領域２１に対向する部分に形成されている。

第２電極部４２は、第１実施形態に係る半導体装置１と同様に、第１電極部４１との間で第２部分３２を部分的に露出させるように第１電極部４１から第２部分３２の上に引き出された少なくとも１つ（この形態では複数）の引き出し部４３を有している。複数の引き出し部４３は、この形態では、平面視においてドレインウェル領域２１およびソースウェル領域２２の間の領域からドレイン領域２３側に向けて引き出されている。複数の引き出し部４３は、ソースウェル領域２２からドレインウェル領域２１側に間隔を空けた位置から引き出されている。

複数の引き出し部４３は、この形態では、ゲート絶縁膜３０（第２部分３２）を挟んで第２半導体領域７およびドレインウェル領域２１に対向し、フィールド絶縁膜３５を挟んで第２半導体領域７およびドレインウェル領域２１に対向している。つまり、複数の引き出し部４３は、ゲート絶縁膜３０（第２部分３２）を被覆する部分においてドレインドリフト領域２７と第１ゲートドレイン容量Ｃｇｄ１を形成している。また、複数の引き出し部４３は、フィールド絶縁膜３５を被覆する部分においてドレインドリフト領域２７と第２ゲートドレイン容量Ｃｇｄ２を形成している。

この形態では、複数の引き出し部４３が第２部分３２を挟んで第２半導体領域７に対向する例について説明した。しかし、複数の引き出し部４３は必ずしも第２半導体領域７に対向している必要はない。つまり、複数の引き出し部４３は第２半導体領域７からドレインウェル領域２１側に間隔を空けた位置から引き出され、第２部分３２を挟んでドレインウェル領域２１を被覆していてもよい。この場合、第２電極部４２は、第２部分３２において第２半導体領域７を被覆する部分の全域を被覆していてもよい。

第２電極部４２は、第１実施形態に係る半導体装置１と同様に、第２部分３２を部分的に露出させるように少なくとも１つ（この形態では複数）の引き出し部４３によって区画された少なくとも１つ（この形態では複数）の露出部４４を有している。複数の露出部４４は、この形態では、平面視においてドレインウェル領域２１およびソースウェル領域２２の間の領域からドレイン領域２３側に向けて延びている。

複数の露出部４４は、この形態では、第２部分３２において第２半導体領域７およびドレインウェル領域２１を被覆する部分を部分的に露出させ、フィールド絶縁膜３５を部分的に露出させている。つまり、複数の露出部４４は、第２半導体領域７およびドレインウェル領域２１を露出させる部分において第１ゲートドレイン容量Ｃｇｄ１を低下させ、フィールド絶縁膜３５を露出させる部分において第２ゲートドレイン容量Ｃｇｄ２を低下させている。

以上、半導体装置５１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。この形態では、半導体装置５１が前述の第１形態例に係るゲート電極４０を含む例について説明した。むろん、半導体装置５１は、第１形態例に係るゲート電極４０に代えて、第２～第６形態例に係るゲート電極４０のうちのいずれか１つを含んでいてもよい。また、半導体装置５１は、前述の第１～第６形態例に係るゲート電極４０の特徴のうちの少なくとも２つの特徴を同時に含むゲート電極４０を有していてもよい。

本発明は、さらに他の形態で実施できる。

前述の第１実施形態において、ソースウェル領域２２およびコンタクト領域２５が取り除かれた形態が採用されてもよい。この場合、チャネル反転領域２６は、ドレインウェル領域２１およびソース領域２４の間の領域において第２半導体領域７の表層部に形成される。

前述の第２実施形態において、ドレインウェル領域２１が取り除かれた形態が採用されてもよい。この場合、ドレインドリフト領域２７は、第２半導体領域７に形成される。つまり、第２電極部４２は、ゲート絶縁膜３０を挟んで第２半導体領域７に対向する部分において第１ゲートドレイン容量Ｃｇｄ１を形成し、フィールド絶縁膜３５を挟んで第２半導体領域７に対向する部分において第２ゲートドレイン容量Ｃｇｄ２を形成してもよい。

前述の各実施形態では、第１導電型がｐ型、第２導電型がｎ型である例について説明したが、第１導電型がｎ型、第２導電型がｐ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。前述の各実施形態では、ｐ型が第１導電型と表現され、ｎ型が第２導電型と表現された例について説明したが、これらは説明の順序を明確にするための用語に過ぎず、ｐ型が第２導電型と表現され、ｎ型が第１導電型と表現されてもよい。

以下、この明細書および図面から抽出される特徴の例を示す。以下の［Ａ１］～［Ａ２０］、［Ｂ１］～［Ｂ５］、ならびに、［Ｃ１］～［Ｃ５］は、電気的特性を向上できる半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。

［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）の表層部に形成されたドレイン領域（２３）と、前記ドレイン領域（２３）から間隔を空けて前記主面（３）の表層部に形成されたソース領域（２４）と、前記主面（３）の表層部における前記ドレイン領域（２３）および前記ソース領域（２４）の間において前記ソース領域（２４）側に形成されるチャネル反転領域（２６）と、前記主面（３）の表層部において前記ドレイン領域（２３）および前記チャネル反転領域（２６）の間の領域に形成されるドリフト領域と、前記主面（３）の上で前記チャネル反転領域（２６）を被覆する第１部分（３１）、および、前記主面（３）の上で前記ドリフト領域を被覆する第２部分（３２）を有するゲート絶縁膜（３０）と、前記第１部分（３１）を被覆する第１電極部（４１）、および、前記第２部分（３２）を部分的に露出させるように前記第１電極部（４１）から前記第２部分（３２）の上に引き出された第２電極部（４２）を有するゲート電極（４０）と、を含む、半導体装置（１、５１）。

［Ａ２］前記第２電極部（４２）は、前記ドレイン領域（２３）および前記ソース領域（２４）の対向方向（Ｘ）に延び、前記第２部分を部分的に露出させる辺を有している、Ａ１に記載の半導体装置（１、５１）。

［Ａ３］前記第１電極部（４１）は、平面視において前記第１部分（３１）の全域を被覆している、Ａ１またはＡ２に記載の半導体装置（１、５１）。

［Ａ４］前記第２電極部（４２）は、平面視において前記第１部分（３１）から間隔を空けて前記第２部分（３２）を露出させている、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１、５１）。

［Ａ５］前記第２電極部（４２）は、前記ゲート絶縁膜（３０）に関して前記第２部分（３２）のみを露出させている、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１、５１）。

［Ａ６］前記第１部分（３１）は、平面視において前記チャネル反転領域（２６）の全域を被覆し、前記第２部分（３２）は、平面視において前記ドリフト領域を部分的に露出させるように前記ドリフト領域を部分的に被覆している、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１、５１）。

［Ａ７］前記第２電極部（４２）は、前記第２部分（３２）の複数の個所を露出させている、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１、５１）。

［Ａ８］前記第２電極部（４２）は、平面視において前記第２部分（３２）の複数の箇所を一列に間隔を空けて露出させている、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１、５１）。

［Ａ９］前記主面（３）の上で前記ドリフト領域を被覆し、前記ゲート絶縁膜（３０）の厚さとは異なる厚さを有するフィールド絶縁膜（３５）をさらに含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１、５１）。

［Ａ１０］前記フィールド絶縁膜（３５）は、前記第２部分（３２）に連なり、前記第２電極部（４２）は、前記第２部分（３２）の上から前記フィールド絶縁膜（３５）の上に引き出され、前記フィールド絶縁膜（３５）を挟んで前記ドリフト領域に対向している、Ａ９に記載の半導体装置（１、５１）。

［Ａ１１］前記第２電極部（４２）は、前記フィールド絶縁膜（３５）を部分的に露出させている、Ａ１０に記載の半導体装置（１、５１）。

［Ａ１２］前記第２電極部（４２）は、前記ドレイン領域（２３）および前記ソース領域（２４）の対向方向（Ｘ）に延び、前記フィールド絶縁膜（３５）を部分的に露出させる辺を有している、Ａ１１に記載の半導体装置（１、５１）。

［Ａ１３］前記第２電極部（４２）は、前記フィールド絶縁膜（３５）の複数の個所を露出させている、Ａ１１またはＡ１２に記載の半導体装置（１、５１）。

［Ａ１４］前記第２電極部（４２）は、平面視において前記フィールド絶縁膜（３５）の複数の箇所を一列に露出させている、Ａ１１～Ａ１３のいずれか一つに記載の半導体装置（１、５１）。

［Ａ１５］前記主面（３）の表層部に形成された第１導電型（ｐ型）の半導体領域と、前記半導体領域の表層部に形成された第２導電型（ｎ型）のドレインウェル領域（２１）と、をさらに含み、第２導電型（ｎ型）の前記ドレイン領域（２３）が、前記ドレインウェル領域（２１）の表層部に形成され、第２導電型（ｎ型）の前記ソース領域（２４）が、前記ドレインウェル領域（２１）から間隔を空けて前記半導体領域の表層部に形成され、前記チャネル反転領域（２６）は、前記ドレインウェル領域（２１）および前記ソース領域（２４）の間の領域に形成され、前記ドリフト領域は、前記ドレインウェル領域（２１）に形成される、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（１）。

［Ａ１６］前記ドレインウェル領域（２１）から間隔を空けて前記半導体領域の表層部に形成された第１導電型（ｐ型）のソースウェル領域（２２）をさらに含み、前記ソース領域（２４）は、前記ソースウェル領域（２２）の表層部に形成されている、Ａ１５に記載の半導体装置（１）。

［Ａ１７］前記ソースウェル領域（２２）の表層部に形成された第１導電型（ｐ型）のコンタクト領域（２５）をさらに含む、Ａ１６に記載の半導体装置（１）。

［Ａ１８］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域と、前記半導体領域の表層部に形成された第２導電型（ｐ型）のソースウェル領域（２２）と、をさらに含み、第１導電型（ｎ型）の前記ドレイン領域（２３）が、前記ソースウェル領域（２２）から間隔を空けて前記半導体領域の表層部に形成され、第１導電型（ｎ型）の前記ソース領域（２４）が、前記ソースウェル領域（２２）の表層部に形成され、前記チャネル反転領域（２６）は、前記ソースウェル領域（２２）の表層部において前記半導体領域および前記ソース領域（２４）の間に形成され、前記ドリフト領域は、前記ソースウェル領域（２２）および前記ドレイン領域（２３）の間の領域に形成される、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（５１）。

［Ａ１９］前記ソースウェル領域（２２）から間隔を空けて前記半導体領域の表層部に形成された第１導電型（ｎ型）のドレインウェル領域（２１）をさらに含み、前記ドレイン領域（２３）は、前記ドレインウェル領域（２１）の表層部に形成されている、Ａ１８に記載の半導体装置（５１）。

［Ａ２０］前記ソースウェル領域（２２）の表層部に形成された第２導電型（ｐ型）のコンタクト領域（２５）をさらに含む、Ａ１８またはＡ１９に記載の半導体装置（５１）。

［Ｂ１］主面（３）を有するチップ（２）と、前記主面（３）の表層部に形成された第１導電型（ｐ型）の半導体領域と、前記半導体領域の表層部に形成された第２導電型（ｎ型）のドレインウェル領域（２１）と、前記ドレインウェル領域（２１）の表層部に形成された第２導電型（ｎ型）のドレイン領域（２３）と、前記ドレインウェル領域（２１）から間隔を空けて前記半導体領域の表層部に形成され、前記半導体領域の表層部において前記ドレインウェル領域（２１）との間でチャネル反転領域（２６）を形成する第２導電型（ｎ型）のソース領域（２４）と、前記主面（３）の上で前記チャネル反転領域（２６）を被覆する第１部分（３１）、および、前記主面（３）の上で前記ドレインウェル領域（２１）を被覆する第２部分（３２）を有するゲート絶縁膜（３０）と、前記第１部分（３１）を被覆する第１電極部（４１）、および、前記第２部分（３２）を部分的に露出させるように前記第１電極部（４１）から前記第２部分（３２）の上に引き出された第２電極部（４２）を有するゲート電極（４０）と、を含む、半導体装置（１）。

［Ｂ２］前記ドレインウェル領域（２１）から間隔を空けて前記半導体領域の表層部に形成された第１導電型（ｐ型）のソースウェル領域（２２）をさらに含み、前記ソース領域（２４）は、前記ソースウェル領域（２２）の表層部に形成されている、Ｂ１に記載の半導体装置（１）。

［Ｂ３］前記ソースウェル領域（２２）の表層部に形成された第１導電型（ｐ型）のコンタクト領域（２５）をさらに含む、Ｂ２に記載の半導体装置（１）。

［Ｂ４］前記主面（３）の上で前記ドレインウェル領域（２１）を被覆し、前記ゲート絶縁膜（３０）の厚さとは異なる厚さを有するフィールド絶縁膜（３５）をさらに含む、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１）。

［Ｂ５］前記フィールド絶縁膜（３５）は、前記第２部分（３２）に連なり、前記第２電極部（４２）は、前記第２部分（３２）の上から前記フィールド絶縁膜（３５）の上に引き出され、前記フィールド絶縁膜（３５）を挟んで前記ドリフト領域に対向している、Ｂ４に記載の半導体装置（１）。

［Ｃ１］主面（３）を有するチップ（２）と、前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域と、前記半導体領域の表層部に形成された第２導電型（ｐ型）のソースウェル領域（２２）と、前記ソースウェル領域（２２）から間隔を空けて前記半導体領域の表層部に形成された第１導電型（ｎ型）のドレイン領域（２３）と、前記ソースウェル領域（２２）の表層部に形成され、前記ソースウェル領域（２２）の表層部において前記半導体領域との間でチャネル反転領域（２６）を形成する第１導電型（ｎ型）のソース領域（２４）と、前記主面（３）の上で前記チャネル反転領域（２６）を被覆する第１部分（３１）、ならびに、前記主面（３）の上で前記ソースウェル領域（２２）および前記ドレイン領域（２３）の間の領域を被覆する第２部分（３２）を有するゲート絶縁膜（３０）と、前記第１部分（３１）を被覆する第１電極部（４１）、および、前記第２部分（３２）を部分的に露出させるように前記第１電極部（４１）から前記第２部分（３２）の上に引き出された第２電極部（４２）を有するゲート電極（４０）と、を含む、半導体装置（５１）。

［Ｃ２］前記ソースウェル領域（２２）から間隔を空けて前記半導体領域の表層部に形成された第１導電型（ｎ型）のドレインウェル領域（２１）をさらに含み、前記ドレイン領域（２３）は、前記ドレインウェル領域（２１）の表層部に形成されている、Ｃ１に記載の半導体装置（５１）。

［Ｃ３］前記ソースウェル領域（２２）の表層部に形成された第２導電型（ｐ型）のコンタクト領域（２５）をさらに含む、Ｃ１またはＣ２に記載の半導体装置（５１）。

［Ｃ４］前記主面（３）の上で前記ドレインウェル領域（２１）を被覆し、前記ゲート絶縁膜（３０）の厚さとは異なる厚さを有するフィールド絶縁膜（３５）をさらに含む、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置（５１）。

［Ｃ５］前記フィールド絶縁膜（３５）は、前記第２部分（３２）に連なり、前記第２電極部（４２）は、前記第２部分（３２）の上から前記フィールド絶縁膜（３５）の上に引き出され、前記フィールド絶縁膜（３５）を挟んで前記ドリフト領域に対向している、Ｃ４に記載の半導体装置（５１）。

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

１ 半導体装置
２ 半導体チップ
３ 第１主面
２１ ドレインウェル領域
２２ ソースウェル領域
２３ ドレイン領域
２４ ソース領域
２５ コンタクト領域
２６ チャネル反転領域
３０ ゲート絶縁膜
３１ 第１部分
３２ 第２部分
３５ フィールド絶縁膜
４０ ゲート電極
４１ 第１電極部
４２ 第２電極部
５１ 半導体装置

Claims (20)

1. 主面を有するチップと、
   前記主面の表層部に形成されたドレイン領域と、
   前記ドレイン領域から間隔を空けて前記主面の表層部に形成されたソース領域と、
   前記主面の表層部における前記ドレイン領域および前記ソース領域の間において前記ソース領域側に形成されるチャネル反転領域と、
   前記主面の表層部において前記ドレイン領域および前記チャネル反転領域の間の領域に形成されるドリフト領域と、
   前記主面の上で前記チャネル反転領域を被覆する第１部分、および、前記主面の上で前記ドリフト領域を被覆する第２部分を有するゲート絶縁膜と、
   前記第１部分を被覆する第１電極部、および、前記第２部分を部分的に露出させるように前記第１電極部から前記第２部分の上に引き出された第２電極部を有するゲート電極と、を含み、
   前記第１電極部が、前記ソース領域の一部に重なっている、半導体装置。
2. 前記第２電極部は、前記ドレイン領域および前記ソース領域の対向方向に延び、前記第２部分を部分的に露出させる辺を有している、請求項１に記載の半導体装置。
3. 前記第１電極部は、平面視において前記第１部分の全域を被覆している、請求項１または２に記載の半導体装置。
4. 前記第２電極部は、平面視において前記第１部分から間隔を空けて前記第２部分を露出させている、請求項１～３のいずれか一項に記載の半導体装置。
5. 前記第２電極部は、前記ゲート絶縁膜に関して前記第２部分のみを露出させている、請求項１～４のいずれか一項に記載の半導体装置。
6. 前記第１部分は、平面視において前記チャネル反転領域の全域を被覆し、
   前記第２部分は、平面視において前記ドリフト領域を部分的に露出させるように前記ドリフト領域を部分的に被覆している、請求項１～５のいずれか一項に記載の半導体装置。
7. 前記第２電極部は、前記第２部分の複数の個所を露出させている、請求項１～６のいずれか一項に記載の半導体装置。
8. 前記第２電極部は、平面視において前記第２部分の複数の箇所を一列に間隔を空けて露出させている、請求項１～７のいずれか一項に記載の半導体装置。
9. 前記主面の上で前記ドリフト領域を被覆し、前記ゲート絶縁膜の厚さとは異なる厚さを有するフィールド絶縁膜をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
10. 前記フィールド絶縁膜は、前記第２部分に連なり、
    前記第２電極部は、前記第２部分の上から前記フィールド絶縁膜の上に引き出され、前記フィールド絶縁膜を挟んで前記ドリフト領域に対向している、請求項９に記載の半導体装置。
11. 前記第２電極部は、前記フィールド絶縁膜を部分的に露出させている、請求項１０に記載の半導体装置。
12. 前記第２電極部は、前記ドレイン領域および前記ソース領域の対向方向に延び、前記フィールド絶縁膜を部分的に露出させる辺を有している、請求項１１に記載の半導体装置。
13. 前記第２電極部は、前記フィールド絶縁膜の複数の個所を露出させている、請求項１１または１２に記載の半導体装置。
14. 前記第２電極部は、平面視において前記フィールド絶縁膜の複数の箇所を一列に露出させている、請求項１１～１３のいずれか一項に記載の半導体装置。
15. 前記主面の表層部に形成された第１導電型の半導体領域と、
    前記半導体領域の表層部に形成された第２導電型のドレインウェル領域と、をさらに含み、
    第２導電型の前記ドレイン領域が、前記ドレインウェル領域の表層部に形成され、
    第２導電型の前記ソース領域が、前記ドレインウェル領域から間隔を空けて前記半導体領域の表層部に形成され、
    前記チャネル反転領域は、前記ドレインウェル領域および前記ソース領域の間の領域に形成され、
    前記ドリフト領域は、前記ドレインウェル領域に形成される、請求項１～１４のいずれか一項に記載の半導体装置。
16. 前記ドレインウェル領域から間隔を空けて前記半導体領域の表層部に形成された第１導電型のソースウェル領域をさらに含み、
    前記ソース領域は、前記ソースウェル領域の表層部に形成されている、請求項１５に記載の半導体装置。
17. 前記ソースウェル領域の表層部に形成された第１導電型のコンタクト領域をさらに含む、請求項１６に記載の半導体装置。
18. 前記主面の表層部に形成された第１導電型の半導体領域と、
    前記半導体領域の表層部に形成された第２導電型のソースウェル領域と、をさらに含み、
    第１導電型の前記ドレイン領域が、前記ソースウェル領域から間隔を空けて前記半導体領域の表層部に形成され、
    第１導電型の前記ソース領域が、前記ソースウェル領域の表層部に形成され、
    前記チャネル反転領域は、前記ソースウェル領域の表層部において前記半導体領域および前記ソース領域の間に形成され、
    前記ドリフト領域は、前記ソースウェル領域および前記ドレイン領域の間の領域に形成される、請求項１～１４のいずれか一項に記載の半導体装置。
19. 前記ソースウェル領域から間隔を空けて前記半導体領域の表層部に形成された第１導電型のドレインウェル領域をさらに含み、
    前記ドレイン領域は、前記ドレインウェル領域の表層部に形成されている、請求項１８に記載の半導体装置。
20. 前記ソースウェル領域の表層部に形成された第２導電型のコンタクト領域をさらに含む、請求項１８または１９に記載の半導体装置。