JP7808928B2 - アレイ基板、駆動方法、有機発光表示パネル及び表示装置 - Google Patents

アレイ基板、駆動方法、有機発光表示パネル及び表示装置

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Description

関連出願の相互参照
本願は、２０１８年１０月１８日に中国特許庁に提出され、出願番号が２０１８１１２１５３５７．６、出願の名称が「アレイ基板、駆動方法、有機発光表示パネル及び表示装置」である中国特許出願の優先権を主張し、その全内容は援用により本願に組み込まれている。
本開示は、表示技術分野に関し、特にアレイ基板、駆動方法、有機発光表示パネル及び表示装置に関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルは、現在の平板ディスプレイの研究分野における焦点の１つであり、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）に比べて、ＯＬＥＤディスプレイは、低エネルギー消費、低生産コスト、自己発光、広視野角や高応答速度などの利点を有する。しかしながら、従来のＯＬＥＤ表示パネルは複数の画素ユニットを含み、各画素ユニットは複数のサブ画素を含み、各サブ画素は、１つのＯＬＥＤ及びＯＬＥＤを発光駆動する画素回路を含む。画素回路は、一般には、複数のトランジスタ及びコンデンサを含む。プロセスの製造精度が制限されているので、画素回路がサブ画素中の大きな面積を占有し、その結果、高ＰＰＩのＯＬＥＤ表示パネルの達成に不利である。特にＯＬＥＤがＭｉｃｒｏ－ＯＬＥＤ又はＭｉｎｉ－ＯＬＥＤとして設置された場合、画素回路がサブ画素の大きな面積を占有すると、高ＰＰＩのＯＬＥＤ表示パネルに対するその影響が特に顕著になる。
本開示の実施例は、画素回路の占有面積を低減し、高ＰＰＩの表示パネルの達成に有利となるアレイ基板、駆動方法、有機発光表示パネル及び表示装置を提供する。
本開示の実施例は、
表示領域に位置する複数の発光デバイスと、
前記表示領域に位置し、各前記発光デバイスに結合され、駆動トランジスタを含む画素回路と、
非表示領域に位置する複数の電圧制御回路であって、少なくとも２つの前記画素回路が１つの電圧制御回路を共用し、且つ前記画素回路において、各前記駆動トランジスタの第１極が共用された前記電圧制御回路に結合され、各前記駆動トランジスタの第２極が対応する前記発光デバイスに結合される複数の電圧制御回路と、を含むアレイ基板を提供する。
本開示の実施例では、前記アレイ基板は、前記表示領域内に位置する複数の画素ユニットをさらに含み、各前記画素ユニットは、１つの前記発光デバイスと１つの前記画素回路を含む複数のサブ画素を含むようにしてもよい。
本開示の実施例では、画素回路は複数行として配列されており、同一の行において隣接する少なくとも２つのサブ画素中の画素回路は１つの前記電圧制御回路を共用するようにしてもよい。
本開示の実施例では、同一の行におけるすべての画素回路は１つの前記電圧制御回路を共用するようにしてもよい。
本開示の実施例では、前記電圧制御回路は、ゲートが前記復帰制御信号を受信するように構成され、第１極が前記初期化信号を受信するように構成され、第２極が対応する駆動トランジスタの第１極に結合される第１スイッチングトランジスタを含むようにしてもよい。
前記電圧制御回路は、第２スイッチングトランジスタをさらに含み、前記第２スイッチングトランジスタのゲートが発光制御信号を受信するように構成され、前記第２スイッチングトランジスタの第１極が前記第１電源信号を受信するように構成され、前記第２スイッチングトランジスタの第２極が対応する前記駆動トランジスタの第１極に結合される。
本開示の実施例では、前記画素回路は、第２端が接地端に結合される貯蔵コンデンサをさらに含み、前記第２端が接地端に結合される貯蔵コンデンサのゲートが第１ゲート走査信号を受信し、前記第２端が接地端に結合される貯蔵コンデンサの第１ゲート駆動回路に結合されるように構成され、第１極がデータ信号を受信するように構成され、前記第２端が接地端に結合される貯蔵コンデンサの第２極が前記駆動トランジスタのゲートに結合される第３スイッチングトランジスタと、第１端が前記駆動トランジスタのゲートに結合される。
本開示の実施例では、前記画素回路は、第４スイッチングトランジスタをさらに含むようにしてもよく、前記第４スイッチングトランジスタは前記第３スイッチングトランジスタのタイプと異なり、前記第４スイッチングトランジスタのゲートが第２ゲート走査信号を受信し、前記第４スイッチングトランジスタの第２ゲート駆動回路に結合されるように構成され、前記第４スイッチングトランジスタの第１極が前記データ信号を受信するように構成され、第２極が前記駆動トランジスタのゲートに結合される。
本開示の実施例では、前記画素回路は、第５スイッチングトランジスタをさらに含むようにしてもよく、前記第５スイッチングトランジスタを介して前記駆動トランジスタの第２極を対応する前記発光デバイスに結合し、前記第５スイッチングトランジスタのゲートが基準信号端に結合され、前記第５スイッチングトランジスタの第１極が前記駆動トランジスタの第２極に結合され、前記第５スイッチングトランジスタの第２極が対応する発光デバイスに結合される。
本開示の実施例では、前記第５スイッチングトランジスタはＰ型トランジスタであり、前記基準信号端は接地端であるようにしてもよい。
本開示の実施例では、前記アレイ基板は、複数本の発光制御信号ライン、及び各前記発光制御信号ラインに電気的に接続された発光制御回路をさらに含み、前記１本の発光制御信号ラインは１行の前記画素回路が電気的に接続する前記電圧制御回路に電気的に接続され、電気的に接続された前記電圧制御回路に前記発光制御信号を入力するように構成されるようにしてもよい。
本開示の実施例では、前記発光制御回路は、カスケード接続された複数の発光シフトレジスタを含み、各前記発光シフトレジスタは１本の前記発光制御信号ラインに対応して電気的に接続されるようにしてもよい。
本開示の実施例では、前記アレイ基板は、すべての前記電圧制御回路に電気的に接続され、各前記電圧制御回路に前記第１電源信号を入力するように構成される１本の第１電源信号ラインをさらに含み、又は、
複数本の第１電源信号ラインをさらに含み、１本の前記発光制御信号ラインは１行の前記画素回路が電気的に接続する前記電圧制御回路に電気的に接続され、電気的に接続された前記電圧制御回路に前記第１電源信号を入力するように構成されるようにしてもよい。
それに対応して、本開示の実施例は、本開示の実施例によるアレイ基板を含む有機発光表示パネルをさらに提供する。
それに対応して、本開示の実施例は、本開示の実施例による有機発光表示パネルを含む表示装置をさらに提供する。
それに対応して、本開示の実施例は、
１フレームの表示期間内に、前記電圧制御回路及び前記画素回路を制御して、発光デバイスを作動駆動するステップを含み、
１行の発光デバイスを作動駆動するステップは、
前記電圧制御回路は復帰制御信号に応答して、初期化信号を前記駆動トランジスタの第１極に出力し、対応する発光デバイスを復帰制御するリセット段階と、
データ信号を前記駆動トランジスタのゲートに出力するデータ書き込み段階と、
前記電圧制御回路は発光制御信号に応答して、第１電源信号を前記駆動トランジスタの第１極に出力し、発光デバイスを発光駆動する発光段階と、を含む本開示の実施例によるアレイ基板用の駆動方法をさらに提供する。
本開示の実施例では、前記発光段階の後、前記１行の発光デバイスを作動駆動するステップは、
前記電圧制御回路は発光制御信号に応答して、第１電源信号と前記駆動トランジスタの第１極とを切断し、接続された前記発光デバイスを駆動して発光を停止させるように対応する前記画素回路を制御する非発光段階をさらに含むようにしてもよい。
本開示の実施例では、前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する非発光段階が同じ時点にオンになり、又は、
前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する非発光段階が１行ずつ順次オンになるようにしてもよい。
本開示の実施例では、前記発光段階の後、前記１行の発光デバイスを作動駆動するステップは、
少なくとも１つの非発光段階と少なくとも１つの発光段階を含む調光段階をさらに含み、前記非発光段階と前記発光段階は順次交互に設定され、
前記非発光段階では、前記電圧制御回路は発光制御信号に応答して、第１電源信号と前記駆動トランジスタの第１極とを切断し、接続された発光デバイスを駆動して発光を停止させるように対応する画素回路を制御し、
前記発光段階では、前記電圧制御回路は発光制御信号に応答して、第１電源信号を前記駆動トランジスタの第１極に出力し、接続された発光デバイスを発光駆動するように、対応する画素回路を制御するようにしてもよい。
本開示の実施例では、前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する調光段階が同じ時点にオンになり、
前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する調光段階が１行ずつ順次オンになるようにしてもよい。
本開示の有益な効果は以下のとおりである。
本開示の実施例は、アレイ基板、駆動方法、有機発光表示パネル及び表示装置を提供し、前記アレイ基板は、表示領域内の複数の発光デバイス及び各発光デバイスに接続された画素回路と、非表示領域内の複数の電圧制御回路と、を含み、少なくとも２つの画素回路が１つの電圧制御回路を共用し、それにより、表示領域内の各画素回路の構造を簡素化させ、表示領域内の画素回路の占有面積を低減させ、より多くの画素回路及び発光デバイスを表示領域に設置することを可能とし、高ＰＰＩの有機発光表示パネルを達成させる。さらに、電圧制御回路が復帰制御信号による制御を受けて、初期化信号を駆動トランジスタの第１極に出力することにより、対応する発光デバイスを制御して復帰させ、それによって、前のフレームの発光時に発光デバイスに印加された電圧による次のフレームの発光への影響を回避し、残像の現象を改善する。
本開示の実施例によるアレイ基板の一例の構造模式図である。 本開示の実施例による別のアレイ基板の構造模式図である。 本開示の実施例による別のアレイ基板の構造模式図である。 本開示の実施例による別のアレイ基板の構造模式図である。 本開示の実施例によるアレイ基板の一例の具体的な構造模式図である。 本開示の実施例による別のアレイ基板の具体的な構造模式図である。 本開示の実施例による駆動方法のフローチャートである。 本開示の実施例による回路タイミング図の一例である。 本開示の実施例による別の回路タイミング図である。 本開示の実施例による別の回路タイミング図である。 本開示の実施例による別の回路タイミング図である。 本開示の実施例による別の回路タイミング図である。 本開示の実施例による別の回路タイミング図である。 本開示の実施例による別の回路タイミング図である。
本開示の目的、技術案及び利点をより明確にするために、以下、図面を参照しながら、本開示の実施例によるアレイ基板、駆動方法、有機発光表示パネル及び表示装置の具体的な実施形態を詳細に説明する。以下に説明する好ましい実施例は、開示を説明して解釈するために過ぎず、本開示を限定するものではないことを理解すべきである。さらに、矛盾しない限り、本願の実施例及び実施例の特徴は互いに組み合わせることができる。なお、図面における各層の薄膜の厚さや形状はアレイ基板の実際の尺度を反映するものではなく、本開示の内容を例示的に説明するために過ぎない。さらに、全文を通じて同じ又は類似の符号は同じ又は類似の構成部品又は同じ又は類似の機能を有した構成部品を示す。
本開示の実施例は、アレイ基板を提供し、図１に示すように、このアレイ基板は、
表示領域ＡＡに位置する複数の発光デバイスＬと、
表示領域ＡＡに位置し、各発光デバイスＬに結合され、具体的には、１つが１つの発光デバイスＬに対応して結合され、発光デバイスＬに１対１で対応し、駆動トランジスタを含む画素回路１０と、
非表示領域（アレイ基板のうち表示領域ＡＡ以外の領域）に位置する複数の電圧制御回路２０であって、少なくとも２つの画素回路１０が１つの電圧制御回路２０を共用し、且つ画素回路１０において駆動トランジスタの第１極が共用された電圧制御回路２０に結合され、各駆動トランジスタの第２極が対応する発光デバイスＬに結合される複数の電圧制御回路２０と、を含む。電圧制御回路２０は、復帰制御信号ＲＥに応答して、初期化信号Ｖｉｎｉｔを駆動トランジスタの第１極に出力し、対応する発光デバイスＬを制御して復帰させるとともに、発光制御信号ＥＭに応答して、第１電源信号ＶＤＤを駆動トランジスタの第１極に出力し、発光デバイスＬを発光駆動するように構成される。
本開示の実施例による上記アレイ基板は、表示領域内の複数の発光デバイス及び各発光デバイスに接続された画素回路と、非表示領域内の複数の電圧制御回路と、を含み、少なくとも２つの画素回路が１つの電圧制御回路を共用し、それにより、表示領域内の各画素回路の構造を簡素化させ、表示領域内の画素回路の占有面積を低減させ、より多くの画素回路及び発光デバイスを表示領域に設置することを可能とし、高ＰＰＩの有機発光表示パネルを達成させる。さらに、電圧制御回路が復帰制御信号による制御を受けて、初期化信号を駆動トランジスタの第１極に出力することにより、対応する発光デバイスを制御して復帰させ、それによって、前のフレーム発光時に発光デバイスに印加された電圧による次のフレームの発光への影響を回避し、残像の現象を改善する。
具体的な実施には、本開示の実施例では、図１に示すように、アレイ基板は、表示領域ＡＡ内に位置する複数の画素ユニットＰＸをさらに含んでもよく、各画素ユニットＰＸは、それぞれ１つの発光デバイスＬと１つの画素回路１０を含む複数のサブ画素４０を含む。さらに、画素ユニットＰＸは、３つの異なる色のサブ画素４０を含んでもよい。この３つのサブ画素４０は、それぞれ赤色サブ画素、緑色サブ画素及び青色サブ画素であり得る。もちろん、画素ユニットは、４つ、５つ以上のサブ画素を含んでもよく、これは実際の適用環境に応じて設計・決定され、ここで説明しない。
具体的な実施には、本開示の実施例では、画素回路は複数行として配列されており、同一の行において隣接する少なくとも２つのサブ画素中の画素回路が１つの電圧制御回路を共用するようにしてもよい。１行の画素回路１０において駆動トランジスタの第１極は共用された電圧制御回路２０に結合される。具体的には、図１に示すように、同一の行におけるすべての画素回路１０が１つの電圧制御回路２０を共用するようにしてもよい。又は、同一の行において隣接する２つの、３つのサブ画素又はそれ以上の画素回路が１つの電圧制御回路を共用するようにしてもよく、ここで説明しない。このように電圧制御回路を共用することにより、表示領域内の画素回路の占有面積を低減できる。
具体的な実施には、本開示の実施例では、図２に示すように、アレイ基板は、複数本の発光制御信号ラインＳＥＭ、及び各発光制御信号ラインＳＥＭに電気的に接続された発光制御回路３０をさらに含んでもよく、ここで、１本の発光制御信号ラインＳＥＭは１行の画素回路が電気的に接続する電圧制御回路に電気的に接続され、電気的に接続された電圧制御回路に発光制御信号を入力するように構成される。具体的には、１本の発光制御信号ラインＳＥＭは表示領域ＡＡ内の１行の画素回路が電気的に接続する第２スイッチングトランジスタＭ２のゲートに電気的に接続される。
具体的な実施には、本開示の実施例では、図３ａ及び図３ｂに示すように、発光制御回路３０は、カスケード接続された複数の発光シフトレジスタＥＯＡを含んでもよく、各発光シフトレジスタＥＯＡは１本の発光制御信号ラインＳＥＭに対応して電気的に接続される。具体的には、第１段の発光シフトレジスタＥＯＡの発光入力信号端は、フレーム発光トリガー信号を受信するように構成され、残りの各段の発光シフトレジスタＥＯＡの発光入力信号端は、それぞれそれに隣接する前段の発光シフトレジスタＥＯＡの発光出力信号端に電気的に接続され、発光制御信号ラインＳＥＭへの発光制御信号入力機能を達成させる。実際に適用する場合、発光シフトレジスタの構造が従来の構造と同じであるため、ここで詳しく説明しない。
具体的な実施には、本開示の実施例では、図２及び図３ａに示すように、アレイ基板は、すべての電圧制御回路に電気的に接続され、各電圧制御回路に第１電源信号を入力するように構成される１本の第１電源信号ラインＳＶＤＤをさらに含んでもよい。具体的には、この第１電源信号ラインＳＶＤＤは、すべての第２スイッチングトランジスタＭ２の第１極に電気的に接続される。さらに、第１電源信号ラインＳＶＤＤは、表示領域ＡＡ内に設置された配線数をさらに低減させ、高ＰＰＩの有機発光表示パネルを達成させるように、非表示領域に設けられてもよい。
具体的な実施には、本開示の実施例では、図３ｂに示すように、アレイ基板は、複数本の第１電源信号ラインＳＶＤＤ＿ｍ（１≦ｍ≦Ｍ、ｍ及びＭはそれぞれ整数であり、Ｍは第１電源信号ラインの総数を表し、図３ｂにはＭ＝４）を含んでもよく、ここで、１本の発光制御信号ラインＳＶＤＤ＿ｍは１行の画素回路が電気的に接続する電圧制御回路に電気的に接続され、電気的に接続された電圧制御回路に第１電源信号を入力するように構成される。具体的には、１本の発光制御信号ラインＳＶＤＤ＿ｍは、１行内のすべての第２スイッチングトランジスタＭ２の第１極に電気的に接続される。さらに、すべての発光制御信号ラインＳＶＤＤ＿ｍは、表示領域ＡＡ内に設置された配線数をさらに低減させ、高ＰＰＩの有機発光表示パネルを達成させるように、非表示領域内に設けられてもよい。
具体的な実施には、本開示の実施例では、図４及び図５に示すように、駆動トランジスタＭ０はＮ型トランジスタであってもよく、電流がその第１端Ｓから第２端Ｄへ流れる場合、第１端Ｓがそのソース、第２端Ｄがそのドレインとして機能し得る。電流がその第２端Ｄから第１端Ｓへ流れる場合、第２端Ｄがそのソース、第１端Ｓがそのドレインとして機能し得る。さらに、発光デバイスＬはＯＬＥＤを含んでもよい。このように、ＯＬＥＤの正極は駆動トランジスタＭ０の第２端Ｄに電気的に接続され、ＯＬＥＤの負極は第２電源端ＶＳＳに電気的に接続される。第２電源端ＶＳＳの電圧が一般に負電圧又は接地電圧ＶGND（一般には０Ｖ）であり、初期化信号の電圧も接地電圧ＶGNDとして設定されてもよく、ここで限定しない。ここで、ＯＬＥＤはＭｉｃｒｏ－ＯＬＥＤ又はＭｉｎｉ－ＯＬＥＤとして設定されてもよく、このように、高ＰＰＩの有機発光表示パネルを達成させることにより有利である。
具体的な実施には、電圧制御回路は、ゲートが復帰制御信号を受信するように構成され、第１極が初期化信号を受信するように構成され、第２極が対応する駆動トランジスタの第１極に結合される第１スイッチングトランジスタを含んでもよい。具体的には、電圧制御回路は、ゲートが発光制御信号を受信するように構成され、第１極が第１電源信号を受信するように構成され、第２極が対応する駆動トランジスタの第１極に結合される第２スイッチングトランジスタをさらに含んでもよい。以下、電圧制御回路が第１スイッチングトランジスタ及び第２スイッチングトランジスタを含む場合について詳しく説明する。図４及び図５（１行に含まれる２つの画素回路を例とする）に示すように、電圧制御回路２０は、第１スイッチングトランジスタＭ１及び第２スイッチングトランジスタＭ２を含んでもよく、第１スイッチングトランジスタＭ１のゲートが復帰制御信号ＲＥを受信するように構成され、第１スイッチングトランジスタＭ１の第１極が初期化信号Ｖｉｎｉｔを受信するように構成され、第１スイッチングトランジスタＭ１の第２極が対応する駆動トランジスタＭ０の第１極Ｓに結合される。第２スイッチングトランジスタＭ２のゲートが発光制御信号ＥＭを受信するように構成され、第２スイッチングトランジスタＭ２の第１極が第１電源信号ＶＤＤを受信するように構成され、第２スイッチングトランジスタＭ２の第２極が対応する駆動トランジスタＭ０の第１極Ｓに結合される。
具体的な実施には、図４及び図５に示すように、第１スイッチングトランジスタＭ１と第２スイッチングトランジスタＭ２のタイプが異なるようにしてもよい。たとえば、第１スイッチングトランジスタＭ１はＮ型トランジスタであり、第２スイッチングトランジスタＭ２はＰ型トランジスタである。又は、第１スイッチングトランジスタはＰ型トランジスタであり、第２スイッチングトランジスタはＮ型トランジスタである。もちろん、第１スイッチングトランジスタＭ１と第２スイッチングトランジスタＭ２のタイプが同じであるようにしてもよい。実際に適用する場合、実際の適用環境に応じて第１スイッチングトランジスタと第２スイッチングトランジスタのタイプを設計するため、ここで限定しない。
具体的な実施には、本開示の実施例では、図４及び図５に示すように、画素回路１０は、第３スイッチングトランジスタＭ３及び貯蔵コンデンサＣｓｔをさらに含んでもよく、第３スイッチングトランジスタＭ３のゲートが第１ゲート走査信号Ｓ１を受信し、第１ゲート駆動回路に結合されるように構成され、第３スイッチングトランジスタＭ３の第１極がデータ信号ＤＡを受信するように構成され、第３スイッチングトランジスタＭ３の第２極が駆動トランジスタＭ０のゲートＧに結合される。貯蔵コンデンサＣｓｔの第１端が駆動トランジスタＭ０のゲートＧに結合され、貯蔵コンデンサＣｓｔの第２端が接地端ＧＮＤに結合される。
さらに、具体的な実施には、本開示の実施例では、図４及び図５に示すように、画素回路１０は、第４スイッチングトランジスタＭ４をさらに含んでもよく、第４スイッチングトランジスタＭ４のゲートが、第２ゲート走査信号Ｓ２を受信し、第２ゲート駆動回路に結合されるように構成され、第４スイッチングトランジスタＭ４の第１極がデータ信号ＤＡを受信するように構成され、第４スイッチングトランジスタＭ４の第２極が駆動トランジスタＭ０のゲートＧに結合される。さらに、第４スイッチングトランジスタＭ４と第３スイッチングトランジスタＭ３のタイプは異なる。たとえば、第３スイッチングトランジスタＭ３はＮ型トランジスタであり、第４スイッチングトランジスタＭ４はＰ型トランジスタであり、又は、第３スイッチングトランジスタＭ３はＰ型トランジスタであり、第４スイッチングトランジスタＭ４はＮ型トランジスタである。
具体的な実施には、本開示の実施例では、図５に示すように、画素回路１０は、第５スイッチングトランジスタＭ５をさらに含んでもよく、駆動トランジスタＭ０の第２極Ｄが第５スイッチングトランジスタＭ５を介して対応する発光デバイスＬに結合される。さらに、第５スイッチングトランジスタＭ５のゲートが基準信号端に結合され、第５スイッチングトランジスタＭ５の第１極が駆動トランジスタＭ０の第２極Ｄに結合され、第５スイッチングトランジスタＭ５の第２極が対応する発光デバイスＬに結合される。さらに、第５スイッチングトランジスタＭ５をＰ型トランジスタ、基準信号端を接地端ＧＮＤに設定してもよい。
さらに、具体的な実施には、Ｐ型トランジスタは高レベルの信号の作用を受けてオフになり、低レベルの信号の作用を受けてオンになり、Ｎ型トランジスタは、高レベルの信号の作用を受けてオンになり、低レベルの信号の作用を受けてオフになる。
なお、上記スイッチングトランジスタは、薄膜トランジスタ（ＴＦＴ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であってもよいし、金属酸化物半導体電界効果トランジスタ（ＭＯＳ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｃｍｉｃｏｎｄｕｃｔｏｒ）であってもよく、ここで限定しない。具体的な実施には、上記スイッチングトランジスタの第１極がそのソース、第２極がそのドレインとして機能し、又は、第２極がそのソース、第１極がそのドレインとして機能し、ここで限定しない。
同じ発明構想に基づいて、本開示の実施例は、１フレームの表示期間内に、電圧制御回路及び画素回路を制御して、発光デバイスを作動駆動するステップを含む本開示の実施例によるアレイ基板の駆動方法をさらに提供する。
具体的な実施には、図６に示すように、１行の発光デバイスを作動駆動するステップは、Ｓ６０１～Ｓ６０３を含んでもよい。
Ｓ６０１、リセット段階、電圧制御回路は復帰制御信号に応答して、初期化信号を駆動トランジスタの第１極に出力し、対応する発光デバイスを制御して復帰させる。
Ｓ６０２、データ書き込み段階、データ信号を駆動トランジスタのゲートに出力する。
Ｓ６０３、発光段階、電圧制御回路は発光制御信号に応答して、第１電源信号を駆動トランジスタの第１極に出力し、発光デバイスを発光駆動する。
以下、１行の発光デバイスを作動駆動し、且つそれぞれアレイ基板の構造が図４及び図５に示される場合を例として、回路タイミング図を参照しながら、本開示の実施例による上記アレイ基板の駆動方法を説明する。以下の説明において、１は高レベルの信号、０は低レベルの信号を示し、なお、１及び０は理論レベルであり、本開示の実施例の具体的な作動過程をより理解できるようにするために過ぎず、具体的に実施する際に各スイッチングトランジスタのゲートに印加されるレベルではない。
実施例１
図４に示すアレイ基板では、Ｍ１がＮ型トランジスタ、Ｍ２がＰ型トランジスタ、Ｍ３がＮ型トランジスタ、Ｍ４がＰ型トランジスタである場合を例として、対応する回路タイミング図を図７に示す。１行の発光デバイスを作動駆動するステップは、リセット段階Ｔ１、データ書き込み段階Ｔ２、発光段階Ｔ３を含んでもよい。
リセット段階Ｔ１では、Ｓ１＝０、Ｓ２＝１、ＲＥ＝１、ＥＭ＝１である。
ＥＭ＝１のため、第２スイッチングトランジスタＭ２はオフとなる。Ｓ１＝０のため、第３スイッチングトランジスタＭ３はオフとなる。Ｓ２＝１のため、第４スイッチングトランジスタＭ４はオフとなる。ＲＥ＝１のため、第１スイッチングトランジスタＭ１はオンとなり、初期化信号Ｖｉｎｉｔを駆動トランジスタＭ０の第１極Ｓに供給する。なお、前のフレームが表示されたときに、駆動トランジスタＭ０のゲートＧが貯蔵コンデンサＣｓｔを介して高グレースケールのデータ信号（即ち高グレースケールを示す）を記憶する場合、駆動トランジスタＭ０の第１極Ｓ、第２極Ｄ及び発光デバイスＬの正極の電圧がすべて接地電圧ＶGNDにリセットされ得る。前のフレームが表示されたときに、駆動トランジスタＭ０のゲートＧが貯蔵コンデンサＣｓｔを介して低グレースケールのデータ信号（即ち低グレースケールを示す）を記憶する場合、駆動トランジスタＭ０の第１極Ｓの電圧が接地電圧ＶGNDにリセットされ、さらに電流が駆動トランジスタＭ０の第２極Ｄからその第１極Ｓへ流れ、このように第２極Ｄと発光デバイスＬの正極の電圧がＶGND－Ｖthにリセットされ得る。ここで、Ｖthは駆動トランジスタＭ０の閾値電圧を示す。このようにして、前のフレーム発光時に発光デバイスに印加された電圧による次のフレームの発光への影響を回避し、残像の現象を改善する。
データ書き込み段階Ｔ１では、Ｓ１＝１、Ｓ２＝０、ＲＥ＝０、ＥＭ＝１である。
ＥＭ＝１のため、第２スイッチングトランジスタＭ２はオフとなる。ＲＥ＝０のため、第１スイッチングトランジスタＭ１はオフとなる。Ｓ１＝１のため、第３スイッチングトランジスタＭ３はオンとなる。Ｓ２＝０のため、第４スイッチングトランジスタＭ４はオンとなる。オンとなった第３スイッチングトランジスタＭ３及び第４スイッチングトランジスタＭ４は、データ信号ＤＡを駆動トランジスタＭ０のゲートＧに供給し、駆動トランジスタＭ０のゲートＧをデータ信号の電圧ＶDAとし、貯蔵コンデンサＣｓｔによって記憶することができる。なお、データ信号ＤＡの電圧が高グレースケールに対応する電圧である場合、Ｐ型の第４スイッチングトランジスタＭ４をオンにすることにより、データ信号ＤＡが駆動トランジスタＭ０のゲートＧに伝送され、それにより、避免データ信号ＤＡの電圧がＮ型の第３スイッチングトランジスタＭ３の閾値電圧Ｖth(M3)による影響を受けることが避けられる。データ信号ＤＡの電圧が低グレースケールに対応する電圧である場合、Ｎ型の第３スイッチングトランジスタＭ３をオンにすることにより、データ信号ＤＡが駆動トランジスタＭ０のゲートＧに伝送され、それにより、データ信号ＤＡの電圧がＰ型の第４スイッチングトランジスタＭ４の閾値電圧Ｖth(M4)による影響を受けることが避けられる。このように、駆動トランジスタＭ０のゲートＧに入力された電圧の範囲を広げることができる。
発光段階Ｔ３では、Ｓ１＝０、Ｓ２＝１、ＲＥ＝０、ＥＭ＝０である。
ＲＥ＝０のため、第１スイッチングトランジスタＭ１はオフとなる。Ｓ１＝０のため、第３スイッチングトランジスタＭ３はオフとなる。Ｓ２＝１のため、第４スイッチングトランジスタＭ４はオフとなる。ＥＭ＝１のため、第２スイッチングトランジスタＭ２はオンとなり、第１電源信号ＶＤＤを駆動トランジスタＭ０の第１極Ｓに供給し、第１極Ｓの電圧を第１電源信号ＶＤＤの電圧Ｖddとする。電流特性から分かるように、駆動トランジスタＭ０を流れ、且つ発光デバイスＬを発光駆動するように構成される作動電流Ｉは、式：

（ここで、ＶDは駆動トランジスタＭ０の第２極Ｄの電圧を示し、Ｋは構造パラメータであり、同じ構造ではその数値が安定的であり、常量として取り扱うことができる。）を満たす。このようにして、作動電流Ｉは第１電源信号ＶＤＤから第２スイッチングトランジスタＭ２及び駆動トランジスタＭ０を介して発光デバイスＬに流れ、発光デバイスＬを発光駆動する。なお、駆動トランジスタＭ０の第２極Ｄの電圧ＶDが略ＶDA－Ｖthであるが、実際には、ＶD＜ＶDA－Ｖthである。このように、駆動トランジスタＭ０のゲートＧの電圧を制御することで、ＶDの電圧を変え、発光デバイスＬの両極間の電圧差を変え、さらに発光デバイスＬの発光を変えることができる。
実施例２
本実施例に対応するアレイ基板の構造模式図は図４に示され、実施例１の実施形態について変形したものである。以下、本実施例と実施例１との相違点だけを説明し、同じ部分については詳しく説明しない。具体的な実施には、図８に示すように、発光段階Ｔ３の後、１行の発光デバイスを作動駆動するステップは、非発光段階Ｔ４をさらに含んでもよく、非発光段階Ｔ４では、電圧制御回路は発光制御信号ＥＭに応答して、第１電源信号と駆動トランジスタの第１極とを切断し、接続された発光デバイスを駆動して発光を停止させるように対応する画素回路を制御する。
具体的には、対応する回路タイミング図は図８に示される。１行の発光デバイスを作動駆動するステップは、リセット段階Ｔ１、データ書き込み段階Ｔ２、発光段階Ｔ３及び非発光段階Ｔ４を含んでもよい。ここでは、リセット段階Ｔ１、データ書き込み段階Ｔ２、発光段階Ｔ３については実施例１を参照できるため、ここで詳しく説明しない。
非発光段階Ｔ４では、Ｓ１＝０、Ｓ２＝１、ＲＥ＝０、ＥＭ＝１である。ＲＥ＝０のため、第１スイッチングトランジスタＭ１はオフとなる。Ｓ１＝０のため、第３スイッチングトランジスタＭ３はオフとなる。Ｓ２＝１のため、第４スイッチングトランジスタＭ４はオフとなる。ＥＭ＝０のため、第２スイッチングトランジスタＭ２はオフとなる。このようにして、第１電源信号ＶＤＤは第２スイッチングトランジスタＭ２及び駆動トランジスタＭ０を介して発光デバイスＬに流れなくなり、発光デバイスＬを駆動して発光を停止させる。このように、前のフレーム発光時に発光デバイスＬの正極に印加された電圧による次のフレームの発光への影響をさらに回避し、残像の現象を改善する。
実施例３
具体的な実施には、図９に示すように、１フレームの表示期間Ｆ（即ち、Ｆｒａｍｅ）内に、各行の発光デバイスを作動駆動する非発光段階Ｔ４が同じ時点ｔ０にオンとなる。
具体的には、一般には、アレイ基板は、Ｋ行（Ｋは正の整数である。）の画素ユニットを含む。Ｇ＿ｋ（１≦ｋ≦Ｋ、且つ整数）は、ｋ行目の画素ユニットにおける画素回路を作動駆動する各信号を表す。１フレームの表示期間Ｆｒａｍｅ内に、１行ずつ駆動するような方式により、画素回路が作動駆動され、１行目の画素ユニットから最後行の画素ユニットにおける発光デバイスが発光駆動された後、各行の画素ユニットにおける発光デバイスが同時に発光を停止するように制御される。たとえば、１フレームの表示期間Ｆｒａｍｅの時間の長さが１１．１ｍｓである場合、２ｍｓを非発光段階Ｔ４、残りの９．１ｍｓを１行目の画素ユニットから最後行の画素ユニットにおける画素回路を発光駆動する時間の長さとすることができる。
実施例４
具体的な実施には、図１０に示すように、１フレームの表示期間Ｆｒａｍｅ内に、各行の発光デバイスを作動駆動する非発光段階Ｔ４は１行ずつ順次オンになる。１フレームの表示期間Ｆｒａｍｅ内に、１行ずつ駆動するような方式により、１行目の画素ユニットから最後行の画素ユニットにおける画素回路が順次作動駆動される。
具体的には、１行目の画素ユニットにおける発光デバイスが発光駆動された後、時点ｔ＿１に非発光段階Ｔ４が始まり、１行目の画素回路に電気的に接続された第２スイッチングトランジスタを制御してオフにさせ、それにより、１行目の画素ユニットにおける発光デバイスを制御して発光を停止させる。２行目の画素ユニットにおける発光デバイスが発光駆動された後、時点ｔ＿２に非発光段階Ｔ４が始まり、２行目の画素回路に電気的に接続された第２スイッチングトランジスタを制御してオフにさせ、それにより、２行目の画素ユニットにおける発光デバイスを制御して発光を停止させる。Ｋ行目の画素ユニットにおける発光デバイスが発光駆動された後、時点ｔ＿Ｋに非発光段階Ｔ４が始まり、Ｋ行目の画素回路に電気的に接続された第２スイッチングトランジスタを制御してオフにさせ、それにより、Ｋ行目の画素ユニットにおける発光デバイスを制御して発光を停止させる。残りは同様であり、ここで詳しく説明しない。
実施例５
本実施例に対応するアレイ基板の構造模式図は図４に示され、実施例１の実施形態について変形したものである。以下、本実施例と実施例１との相違点だけを説明し、同じ部分についてはここで詳しく説明しない。
具体的な実施には、図１１に示すように、発光段階Ｔ３の後、１行の発光デバイスを作動駆動するステップは、調光段階ＴＳをさらに含んでもよい。調光段階ＴＳは、少なくとも１つの非発光段階ＴＳ１＿ｘ（１≦ｘ≦Ｘ、ｘ及びＸはいずれも正数であり、Ｘは調光段階が有する非発光段階の総数を表し、図１１では、Ｘ＝２）と、少なくとも１つの発光段階ＴＳ２＿ｙ（１≦ｙ≦Ｙ、ｙ及びＹはいずれも正数であり、Ｙは調光段階が有する発光段階の総数を表し、図１１では、Ｙ＝２）を含んでもよく、ここで、非発光段階ＴＳ１＿ｘと発光段階ＴＳ２＿ｙは順次交互に設定される。ここで、Ｘは１、２、３など、Ｙは１、２、３などに設定され得るが、もちろん、実際に適用する場合、適用環境ごとに発光デバイスの輝度への要求が異なり、このため、調光段階における非発光段階と発光段階の数は、具体的には、実際の適用環境に応じて設計・決定することができ、ここで限定しない。
具体的には、非発光段階ＴＳ１＿ｘでは、電圧制御回路は発光制御信号に応答して、第１電源信号と駆動トランジスタの第１極とを切断し、接続された発光デバイスを駆動して発光を停止させるように対応する画素回路を制御する。
発光段階ＴＳ２＿ｙでは、電圧制御回路は発光制御信号に応答して、第１電源信号を駆動トランジスタの第１極に出力し、接続された発光デバイスを発光駆動するように、対応する画素回路を制御する。このように調光段階を設定することにより、発光デバイスの輝度を効果的に制御できる。
具体的には、図１１に示すように、調光段階ＴＳは、順次設定された非発光段階ＴＳ１＿１、発光段階ＴＳ２＿１、非発光段階ＴＳ１＿２、発光段階ＴＳ２＿２を含んでもよい。又は、調光段階は、順次設定された非発光段階、発光段階、非発光段階を含んでもよい。ここで限定しない。
以下、図４を例とし、図１１に示す回路タイミング図を参照しながら、調光段階ＴＳの作動過程を説明する。非発光段階ＴＳ１＿１では、Ｓ１＝０、Ｓ２＝１、ＲＥ＝０、ＥＭ＝１である。ＲＥ＝０のため、第１スイッチングトランジスタＭ１はオフとなる。Ｓ１＝０のため、第３スイッチングトランジスタＭ３はオフとなる。Ｓ２＝１のため、第４スイッチングトランジスタＭ４はオフとなる。ＥＭ＝０のため、第２スイッチングトランジスタＭ２はオフとなる。このように、第１電源信号は第２スイッチングトランジスタＭ２及び駆動トランジスタＭ０を介して発光デバイスＬに流れなくなり、発光デバイスＬを駆動して発光を停止させる。
発光段階ＴＳ２＿１では、Ｓ１＝０、Ｓ２＝１、ＲＥ＝０、ＥＭ＝０である。ＲＥ＝０のため、第１スイッチングトランジスタＭ１はオフとなる。Ｓ１＝０のため、第３スイッチングトランジスタＭ３はオフとなる。Ｓ２＝１のため、第４スイッチングトランジスタＭ４はオフとなる。ＥＭ＝１のため、第２スイッチングトランジスタＭ２はオンとなり、第１電源信号ＶＤＤを駆動トランジスタＭ０の第１極Ｓに供給する。それによって、作動電流Ｉは第１電源信号ＶＤＤから第２スイッチングトランジスタＭ２及び駆動トランジスタＭ０を介して発光デバイスＬに流れ、発光デバイスＬを発光駆動する。
非発光段階ＴＳ１＿２では、Ｓ１＝０、Ｓ２＝１、ＲＥ＝０、ＥＭ＝１である。ＲＥ＝０のため、第１スイッチングトランジスタＭ１はオフとなる。Ｓ１＝０のため、第３スイッチングトランジスタＭ３はオフとなる。Ｓ２＝１のため、第４スイッチングトランジスタＭ４はオフとなる。ＥＭ＝０のため、第２スイッチングトランジスタＭ２はオフとなる。このように、第１電源信号は第２スイッチングトランジスタＭ２及び駆動トランジスタＭ０を介して発光デバイスＬに流れなくなり、発光デバイスＬを駆動して発光を停止させる。
発光段階ＴＳ２＿２では、Ｓ１＝０、Ｓ２＝１、ＲＥ＝０、ＥＭ＝０である。ＲＥ＝０のため、第１スイッチングトランジスタＭ１はオフとなる。Ｓ１＝０のため、第３スイッチングトランジスタＭ３はオフとなる。Ｓ２＝１のため、第４スイッチングトランジスタＭ４はオフとなる。ＥＭ＝１のため、第２スイッチングトランジスタＭ２はオンとなり、第１電源信号ＶＤＤを駆動トランジスタＭ０の第１極Ｓに供給する。それによって、作動電流Ｉは第１電源信号ＶＤＤから第２スイッチングトランジスタＭ２及び駆動トランジスタＭ０を介して発光デバイスＬに流れ、発光デバイスＬを発光駆動する。
実施例６
具体的な実施には、図１２に示すように、１フレームの表示期間Ｆｒａｍｅ内に、各行の発光デバイスを作動駆動する調光段階ＴＳが同じ時点ｔｓ０にオンとなる。
具体的には、１フレームの表示期間Ｆｒａｍｅ内に、１行ずつ駆動するような方式により、画素回路が作動駆動され、１行目の画素ユニットから最後行の画素ユニットにおける発光デバイスが発光駆動された後、各行の画素ユニットにおける発光デバイスが、時点ｔｓ０に同時に調光段階ＴＳに入るように制御される。
実施例７
具体的な実施には、図１３に示すように、１フレームの表示期間Ｆｒａｍｅ内に、各行の発光デバイスを作動駆動する調光段階ＴＳが１行ずつ順次オンになる。
具体的には、１フレームの表示期間Ｆｒａｍｅ内に、１行ずつ駆動するような方式により、１行目の画素ユニットから最後行の画素ユニットにおける画素回路が順次作動駆動される。具体的には、１行目の画素ユニットにおける発光デバイスが発光駆動された後、時点ｔｓ＿１に調光段階ＴＳが始まる。２行目の画素ユニットにおける発光デバイスが発光駆動された後、時点ｔｓ＿２に調光段階ＴＳが始まる。Ｋ行目の画素ユニットにおける発光デバイスが発光駆動された後、時点ｔ＿Ｋに調光段階ＴＳが始まる。残りは同様であり、ここで詳しく説明しない。
実施例８
さらに、図５に示すアレイ基板の構造は、図４に比べて、駆動トランジスタＭ０の第２極Ｄと発光デバイスＬの正極との間にのみＰ型の第５スイッチングトランジスタＭ５が設けられている。この第５スイッチングトランジスタＭ０は、コントラストクランパーとして機能し得る。具体的には、データ信号ＤＡの電圧が高グレースケールに対応する電圧（たとえば高電圧）である場合、つまり、高グレースケール画面が表示された場合、第５スイッチングトランジスタＭ５のゲートが接地端ＧＮＤに接続されているので、第５スイッチングトランジスタＭ５は接地端ＧＮＤの電圧と駆動トランジスタＭ０の第２極Ｄの電圧により制御されてオン状態になり、発光デバイスＬの正極にＶDA－Ｖthが印加されるようになり、このようにして、発光デバイスＬの最大輝度が影響を受けない。データ信号ＤＡの電圧が低グレースケール（たとえば低電圧）に対応する電圧である場合、つまり、低グレースケール画面が表示された場合、第５スイッチングトランジスタＭ５のゲートが接地端ＧＮＤに接続されているので、接地端ＧＮＤの電圧と駆動トランジスタＭ０の第２極Ｄの電圧は第５スイッチングトランジスタＭ５をオン制御するのに不十分であり、その結果、第５スイッチングトランジスタＭ５を流れる電流が極めて小さく、この場合は、駆動トランジスタＭ０の第２極Ｄと発光デバイスＬが開路になることに相当し、このようにして、発光デバイスＬの輝度が極めて低い水準になる。このため、コントラスト式から分かるように、このようなモードでは発光デバイスＬのコントラストが最低である。
さらに、図５に示すアレイ基板の構造の他の段階の作動過程は、それぞれ実施例１～実施例７を参照できるので、ここで詳しく説明しない。
同じ開示の構想に基づいて、本開示の実施例は、本開示の実施例によるアレイ基板を含む有機発光表示パネルをさらに提供する。この有機発光表示パネルが課題を解決する原理は、前述アレイ基板と類似しているので、この有機発光表示パネルの実施については、前述アレイ基板の実施を参照することができ、ここで重複部分については詳しく説明しない。
同じ開示の構想に基づいて、本開示の実施例は、本開示の実施例による上記有機発光表示パネルを含む表示装置をさらに提供する。この表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ラップトップ、デジタルフォトフレーム、ナビゲーターなど、表示機能を有する任意の製品又は部品であってもよい。この表示装置に必須な他の構成部分がすべて当業者の知見に基づいて有すべきものであり、ここで詳しく説明せず、また、本開示の制限としてはならない。この表示装置の実施については上記有機発光表示パネルの実施例を参照することができ、ここで重複部分については詳しく説明しない。
本開示の実施例は、アレイ基板、駆動方法、有機発光表示パネル及び表示装置を提供し、前記アレイ基板は、表示領域内の複数の発光デバイス及び各発光デバイスに接続された画素回路と、非表示領域内の複数の電圧制御回路と、を含み、１行には少なくとも２つの画素回路が１つの電圧制御回路を共用し、それによって、表示領域内の各画素回路の構造を簡素化させ、表示領域内の画素回路の占有面積を低減させ、より多くの画素回路及び発光デバイスを表示領域に設置することを可能とし、高ＰＰＩの有機発光表示パネルを達成させる。さらに、電圧制御回路が復帰制御信号の制御を受けて、初期化信号を駆動トランジスタの第１極に出力することにより、対応する発光デバイスを制御して復帰させ、それによって、前のフレームの発光時に発光デバイスに印加された電圧による次のフレームの発光への影響を回避し、残像の現象を改善する。
もちろん、当業者であれば、本開示の精神及び範囲を逸脱することなく本開示に対して各種の変化や変形を行うことができる。このように、本開示のこれらの修正や変形が本開示の特許請求の範囲及びその等同な技術の範囲に属すると、本開示はこれらの変化や変形も含むことを意図している。

Claims (19)

  1. 表示領域に位置する複数の発光デバイスと、
    前記表示領域に位置し、各前記発光デバイスに結合され、駆動トランジスタを含む画素回路と、
    非表示領域に位置する複数の電圧制御回路であって、少なくとも２つの前記画素回路が１つの電圧制御回路を共用し、且つ前記画素回路において、各前記駆動トランジスタの第１極が共用された前記電圧制御回路に結合され、各前記駆動トランジスタの第２極が対応する前記発光デバイスに結合される複数の電圧制御回路と、を含み、
    前記電圧制御回路は、ゲートが復帰制御信号を受信するように構成され、第１極が初期化信号を受信するように構成され、第２極が対応する前記駆動トランジスタの第１極に結合される第１スイッチングトランジスタを含み、
    前記電圧制御回路は、ゲートが発光制御信号を受信するように構成され、第１極が第１電源信号を受信するように構成され、第２極が対応する前記駆動トランジスタの第１極に結合される第２スイッチングトランジスタをさらに含み、
    前記第１スイッチングトランジスタはＮ型トランジスタであり、前記第２スイッチングトランジスタはＰ型トランジスタであり、
    前記画素回路は、前記駆動トランジスタの第２極を対応する前記発光デバイスに結合し、ゲートが基準信号端に結合され、第１極が前記駆動トランジスタの第２極に結合され、第２極が対応する前記発光デバイスに結合される第５スイッチングトランジスタをさらに含み、
    前記第５スイッチングトランジスタはＰ型トランジスタであり、前記基準信号端は接地端である、アレイ基板。
  2. 前記表示領域内に位置する複数の画素ユニットをさらに含み、各前記画素ユニットは、１つの前記発光デバイスと１つの前記画素回路を含む複数のサブ画素を含む、請求項１に記載のアレイ基板。
  3. 画素回路は複数行として配列されており、同一の行において隣接する少なくとも２つの前記サブ画素中の前記画素回路は１つの前記電圧制御回路を共用する、請求項２に記載のアレイ基板。
  4. 同一の行におけるすべての前記画素回路は１つの前記電圧制御回路を共用する、請求項３に記載のアレイ基板。
  5. 前記画素回路は、ゲートが第１ゲート走査信号を受信し、第１ゲート駆動回路に結合されるように構成され、第１極がデータ信号を受信するように構成され、第２極が前記駆動トランジスタのゲートに結合される第３スイッチングトランジスタと、第１端が前記駆動トランジスタのゲートに結合され、第２端が接地端に結合される貯蔵コンデンサと、をさらに含む、請求項１～４のいずれか１項に記載のアレイ基板。
  6. 前記画素回路は、前記第３スイッチングトランジスタのタイプと異なり、ゲートが第２ゲート走査信号を受信し、第２ゲート駆動回路に結合されるように構成され、第１極が前記データ信号を受信するように構成され、第２極が前記駆動トランジスタのゲートに結合される第４スイッチングトランジスタをさらに含む、請求項５に記載のアレイ基板。
  7. 複数本の発光制御信号ライン、及び各前記発光制御信号ラインに電気的に接続された発光制御回路をさらに含み、１本の前記発光制御信号ラインは１行の前記画素回路が電気的に接続する前記電圧制御回路に電気的に接続され、電気的に接続された前記電圧制御回路に発光制御信号を入力するように構成される、請求項１～４のいずれか１項に記載のアレイ基板。
  8. 前記発光制御回路は、カスケード接続された複数の発光シフトレジスタを含み、各前記発光シフトレジスタは１本の前記発光制御信号ラインに対応して電気的に接続される、請求項７に記載のアレイ基板。
  9. すべての前記電圧制御回路に電気的に接続され、各前記電圧制御回路に前記第１電源信号を入力するように構成される１本の第１電源信号ラインをさらに含む、請求項７に記載のアレイ基板。
  10. 複数本の第１電源信号ラインをさらに含み、１本の前記発光制御信号ラインは１行の前記画素回路が電気的に接続する前記電圧制御回路に電気的に接続され、電気的に接続された前記電圧制御回路に前記第１電源信号を入力するように構成される、請求項７に記載のアレイ基板。
  11. 請求項１～１０のいずれか１項に記載のアレイ基板を含む有機発光表示パネル。
  12. 請求項１１に記載の有機発光表示パネルを含む表示装置。
  13. 請求項１～１０のいずれか１項に記載のアレイ基板用の駆動方法であって、
    １フレームの表示期間内に、前記電圧制御回路及び前記画素回路を制御して、発光デバイスを作動駆動するステップを含み、
    １行の発光デバイスを作動駆動するステップは、
    前記電圧制御回路は復帰制御信号に応答して、初期化信号を前記駆動トランジスタの第１極に出力し、対応する発光デバイスを復帰制御するリセット段階と、
    データ信号を前記駆動トランジスタのゲートに出力するデータ書き込み段階と、
    前記電圧制御回路は発光制御信号に応答して、第１電源信号を前記駆動トランジスタの第１極に出力し、発光デバイスを発光駆動する発光段階と、を含む駆動方法。
  14. 前記発光段階の後、前記１行の発光デバイスを作動駆動するステップは、
    前記電圧制御回路は発光制御信号に応答して、第１電源信号と前記駆動トランジスタの第１極とを切断し、接続された前記発光デバイスを駆動して発光を停止させるように対応する前記画素回路を制御する非発光段階をさらに含む、請求項１３に記載の駆動方法。
  15. 前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する非発光段階が同じ時点にオンになる、請求項１４に記載の駆動方法。
  16. 前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する非発光段階が１行ずつ順次オンになる、請求項１４に記載の駆動方法。
  17. 前記発光段階の後、前記１行の発光デバイスを作動駆動するステップは、
    少なくとも１つの非発光段階と少なくとも１つの発光段階を含む調光段階をさらに含み、前記非発光段階と前記発光段階は順次交互に設定され、
    前記非発光段階では、前記電圧制御回路は発光制御信号に応答して、第１電源信号と前記駆動トランジスタの第１極とを切断し、接続された発光デバイスを駆動して発光を停止させるように対応する画素回路を制御し、
    前記発光段階では、前記電圧制御回路は発光制御信号に応答して、第１電源信号を前記駆動トランジスタの第１極に出力し、接続された発光デバイスを発光駆動するように、対応する画素回路を制御する、請求項１３に記載の駆動方法。
  18. 前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する調光段階が同じ時点にオンになる、請求項１５に記載の駆動方法。
  19. 前記１フレームの表示期間内に、各行の発光デバイスを作動駆動する調光段階が１行ずつ順次オンになる、請求項１７に記載の駆動方法。
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