JP7780997B2 - 電源装置 - Google Patents

Description

本発明は、電源装置に関する。

３相３レベルＬＬＣコンバータにおいて、部品の個体差等により、３相の電流にバラツキが生じ得る。そのため、電流が大きい相の部品の電気的ストレスが大きくなる。

特許文献１には、各相にＰＦＣ（Power Factor Correction）回路を設けることによって電流バランスを取る技術が記載されている。しかし、特許文献１記載の技術では、各相にＰＦＣ回路が必要であるので、回路が大型化する。

特許文献２には、マルチレベル構成によってスイッチング素子の電圧ストレスを軽減する技術が記載されている。非特許文献１には、非対称デューティ制御を交互に行うことで、主スイッチの熱不平衡を減らすことが記載されている。しかし、特許文献２及び非特許文献１には、インターリーブ運転について記載されておらず、インターリーブ運転時の電流バランスについても記載されていない。

特許文献３には、複数のコンバータの共振経路に複数のトランスの１次巻線を夫々挿入し、複数のトランスの２次巻線を並列接続することにより、複数のコンバータの共振経路の電流のバランスを取ることが記載されている。しかし、特許文献３記載の技術は、複数のトランスが必要であり、複数のトランスの２次巻線の結線が必要である。従って、特許文献３記載の技術は、回路が大型化する。

特開２０１７－１６３６５７号公報 特開２０２１－３５３２８号公報 特開２０１６－１９８０号公報

Ｄｏｎｇ Ｌｉｕ、外３名、「Periodically Swapping Modulation (PSM) Strategy for Three-Level(TL) DC/DC Converters With Balanced Switch Currents」、IEEE TRANSACTIONS ON INDUSTRIAL ELECTRONICS、２０１８年１月、ｐ．４１２－４２３

本発明は、回路を大型化することなく、電気的ストレスを抑制することを目的とする。

本発明の一態様の電源装置は、
直列接続された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子を有し、前記第１スイッチング素子の高電位側の一端に第１直流電圧が入力され、前記第２スイッチング素子と前記第３スイッチング素子との接続点に前記第１直流電圧よりも低い第２直流電圧が入力され、前記第４スイッチング素子の低電位側の一端が基準電位に電気的に接続された複数の相のアームを含む、ブリッジ回路と、
前記アームの出力電圧が入力され共振する複数の相の１次側回路と、前記１次側回路と電磁結合し交流電圧を出力する複数の相の２次側回路と、を含む、変圧回路と、
前記交流電圧を整流する、整流回路と、
前記整流回路から出力される電圧を平滑する、平滑回路と、
第１スイッチング信号と相補的に第２スイッチング信号を変化させ、第３スイッチング信号と相補的に第４スイッチング信号を変化させ、前記平滑回路の電圧が指令値電圧になるように又は前記整流回路から出力される電流が指令値電流になるように、前記第１スイッチング信号から前記第４スイッチング信号までを前記第１スイッチング素子から前記第４スイッチング素子までに出力する、制御回路と、
を備え、
前記制御回路は、
複数の相の内で最も電流が大きい相の前記アームの前記第１スイッチング信号のデューティを標準値よりも小さくする第１制御を行う、
ことを特徴とする。

前記電源装置において、
前記制御回路は、
複数の相の内で、１次側回路の全相の電流平均値よりも電流が大きい相の前記アームの前記第１スイッチング信号のデューティを前記標準値よりも小さくする、
ことを特徴とする。

前記電源装置において、
前記制御回路は、
複数の相の内で、前記電流平均値よりも電流が大きい相の前記アームの前記第１スイッチング信号のデューティを、前記電流平均値との差に応じたデューティにする、
ことを特徴とする。

前記電源装置において、
前記制御回路は、
前記第１スイッチング信号から前記第４スイッチング信号までが予め定められた周波数以下の第１の場合に、前記第１制御に加えて、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を変更する第２制御を行い、
前記第１スイッチング信号から前記第４スイッチング信号までが前記予め定められた周波数に達した第２の場合に、前記第１制御に加えて、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を前記予め定められた周波数に維持し、前記第１スイッチング信号のデューティを前記標準値よりも小さくする第３制御を行う、
ことを特徴とする。

前記電源装置において、
前記制御回路は、
前記第１制御の制御対象の相の前記第１スイッチング信号のデューティを、前記第１制御によるデューティと、前記第３制御によるデューティと、の内の小さい方のデューティとする、
ことを特徴とする。

前記電源装置において、
前記制御回路は、
前記第２の場合に、前記第３スイッチング信号のデューティを前記標準値よりも小さくする、
ことを特徴とする。

本発明の一態様の電源装置は、回路を大型化することなく、電気的ストレスを抑制することができるという効果を奏する。

図１は、第１の実施の形態の電源装置の構成を示す図である。 図２は、第１の実施の形態の電源装置の各相のトランスの１次側電流の波形の一例を示す図である。 図３は、第１の実施の形態の電源装置のスイッチング信号の波形の一例を示す図である。 図４は、第１の実施の形態の電源装置の各相のトランスの１次側電流の波形の一例を示す図である。 図５は、第１の実施の形態の電源装置の出力電圧－出力電流の特性の一例を示す図である。 図６は、第１の実施の形態の電源装置の出力電圧－デューティの特性のシミュレーション結果を示す図である。 図７は、第１の実施の形態の電源装置の制御回路の構成を示す図である。 図８は、第１の実施の形態の電源装置のスイッチング制御回路の構成を示す図である。 図９は、第１の実施の形態の電源装置のスイッチング制御回路の波形の一例を示す図である。 図１０は、第２の実施の形態の電源装置のスイッチング信号の波形の一例を示す図である。 図１１は、第２の実施の形態の電源装置のスイッチング制御回路の構成を示す図である。 図１２は、第２の実施の形態の電源装置のスイッチング制御回路の波形の一例を示す図である。

以下に、本発明の電源装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

＜第１の実施の形態＞
（電源装置の全体構成）
図１は、第１の実施の形態の電源装置の構成を示す図である。電源装置１は、３相３レベルＬＬＣコンバータである。

なお、第１の実施の形態では、相の数を３としたが、本開示はこれに限定されない。相の数は、２、又は、４以上であっても良い。

電源２は、電圧Ｖ_ｉｎを出力する。直列接続された抵抗３及び抵抗４は、電圧Ｖ_ｉｎを分圧する。抵抗３の抵抗値と、抵抗４の抵抗値とは、同じとする。即ち、抵抗３及び抵抗４の各々の電圧は、Ｖ_ｉｎ／２とする。但し、本開示はこれに限定されない。直列接続されたコンデンサ５及びコンデンサ６は、電圧Ｖ_ｉｎ／２を安定化させる。

電源装置１は、ブリッジ回路１１と、変圧回路１２と、整流回路１３と、コンデンサ１４と、電圧センサ１５と、電流センサ１６、１７、１８及び１９と、制御回路２０と、を含む。

コンデンサ１４が、本開示の「平滑回路」の一例に相当する。

ブリッジ回路１１は、第１相アーム３１と、第２相アーム３２と、第３相アーム３３と、を含む。

第１相アーム３１は、トランジスタＱ１からトランジスタＱ４までを含む。

トランジスタＱ１のソースは、トランジスタＱ２のドレインに電気的に接続されている。トランジスタＱ２のソースは、トランジスタＱ３のドレインに電気的に接続されている。トランジスタＱ３のソースは、トランジスタＱ４のドレインに電気的に接続されている。

第２相アーム３２は、トランジスタＱ５からトランジスタＱ８までを含む。

トランジスタＱ５のソースは、トランジスタＱ６のドレインに電気的に接続されている。トランジスタＱ６のソースは、トランジスタＱ７のドレインに電気的に接続されている。トランジスタＱ７のソースは、トランジスタＱ８のドレインに電気的に接続されている。

第３相アーム３３は、トランジスタＱ９からトランジスタＱ１２までを含む。

トランジスタＱ９のソースは、トランジスタＱ１０のドレインに電気的に接続されている。トランジスタＱ１０のソースは、トランジスタＱ１１のドレインに電気的に接続されている。トランジスタＱ１１のソースは、トランジスタＱ１２のドレインに電気的に接続されている。

トランジスタＱ１、Ｑ５及びＱ９の各々が、本開示の「第１スイッチング素子」の一例に相当する。トランジスタＱ２、Ｑ６及びＱ１０の各々が、本開示の「第２スイッチング素子」の一例に相当する。トランジスタＱ３、Ｑ７及びＱ１１の各々が、本開示の「第３スイッチング素子」の一例に相当する。トランジスタＱ４、Ｑ８及びＱ１２の各々が、本開示の「第４スイッチング素子」の一例に相当する。

なお、本開示では、各トランジスタがＭＯＳＦＥＴであることとしたが、これに限定されない。各トランジスタは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイスなどでも良い。

各トランジスタは、積極的に電流を流すことができる寄生ダイオード（ボディダイオード）を有する、又は、逆並列にダイオードが接続されている。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。

トランジスタＱ１のドレイン、トランジスタＱ５のドレイン及びトランジスタＱ９のドレインは、ブリッジ回路１１の第１入力端子１１ａに電気的に接続されている。第１入力端子１１ａは、コンデンサ５の高電位側端に電気的に接続されている。

トランジスタＱ２のソース、トランジスタＱ３のドレイン、トランジスタＱ６のソース、トランジスタＱ７のドレイン、トランジスタＱ１０のソース及びトランジスタＱ１１のドレインは、ブリッジ回路１１の第２入力端子１１ｂに電気的に接続されている。第２入力端子１１ｂは、コンデンサ５の低電位側端及びコンデンサ６の高電位側端に電気的に接続されている。

トランジスタＱ４のソース、トランジスタＱ８のソース及びトランジスタＱ１２のソースは、ブリッジ回路１１の第３入力端子１１ｃに電気的に接続されている。第３入力端子１１ｃは、コンデンサ６の低電位側端に電気的に接続されている。

ブリッジ回路１１の第１入力端子１１ａと第２入力端子１１ｂとの間には、コンデンサ５の電圧Ｖ_ｉｎ／２が入力される。

ブリッジ回路１１の第２入力端子１１ｂと第３入力端子１１ｃとの間には、コンデンサ６の電圧Ｖ_ｉｎ／２が入力される。

トランジスタＱ１からトランジスタＱ１２までのゲートには、制御回路２０からスイッチング信号が入力される。

制御回路２０は、第１相アーム３１と第２相アーム３２との間の位相差を１２０°に制御することが例示される。制御回路２０は、第２相アーム３２と第３相アーム３３との間の位相差を１２０°に制御することが例示される。但し、本開示はこれに限定されない。

トランジスタＱ１のソース及びトランジスタＱ２のドレインは、ブリッジ回路１１の第１出力端子１１ｄに電気的に接続されている。トランジスタＱ３のソース及びトランジスタＱ４のドレインは、ブリッジ回路１１の第２出力端子１１ｅに電気的に接続されている。

トランジスタＱ５のソース及びトランジスタＱ６のドレインは、ブリッジ回路１１の第３出力端子１１ｆに電気的に接続されている。トランジスタＱ７のソース及びトランジスタＱ８のドレインは、ブリッジ回路１１の第４出力端子１１ｇに電気的に接続されている。

トランジスタＱ９のソース及びトランジスタＱ１０のドレインは、ブリッジ回路１１の第５出力端子１１ｈに電気的に接続されている。トランジスタＱ１１のソース及びトランジスタＱ１２のドレインは、ブリッジ回路１１の第６出力端子１１ｉに電気的に接続されている。

変圧回路１２は、トランス４１からトランス４３までを含む。

トランス４１は、１次巻線４１ａと、２次巻線４１ｂと、コア４１ｃと、を含む。１次巻線４１ａ及び２次巻線４１ｂは、コア４１ｃに巻回されている。

１次巻線４１ａは、励磁インダクタンス５１と、漏れインダクタンス５２と、を含む。１次巻線４１ａには、コンデンサ５３が、励磁インダクタンス５１及び漏れインダクタンス５２と直列に設けられている。１次巻線４１ａの一端は、ブリッジ回路１１の第１出力端子１１ｄに電気的に接続されている。１次巻線４１ａの他端は、ブリッジ回路１１の第２出力端子１１ｅに電気的に接続されている。

励磁インダクタンス５１、漏れインダクタンス５２及びコンデンサ５３は、ＬＬＣ共振回路を構成する。

電流センサ１７は、トランス４１の１次巻線４１ａの電流Ｉ_１を検出し、検出信号を制御回路２０に出力する。

トランス４２は、１次巻線４２ａと、２次巻線４２ｂと、コア４２ｃと、を含む。１次巻線４２ａ及び２次巻線４２ｂは、コア４２ｃに巻回されている。

１次巻線４２ａは、励磁インダクタンス５４と、漏れインダクタンス５５と、を含む。１次巻線４２ａには、コンデンサ５６が、励磁インダクタンス５４及び漏れインダクタンス５５と直列に設けられている。１次巻線４２ａの一端は、ブリッジ回路１１の第３出力端子１１ｆに電気的に接続されている。１次巻線４２ａの他端は、ブリッジ回路１１の第４出力端子１１ｇに電気的に接続されている。

励磁インダクタンス５４、漏れインダクタンス５５及びコンデンサ５６は、ＬＬＣ共振回路を構成する。

電流センサ１８は、トランス４２の１次巻線４２ａの電流Ｉ_２を検出し、検出信号を制御回路２０に出力する。

トランス４３は、１次巻線４３ａと、２次巻線４３ｂと、コア４３ｃと、を含む。１次巻線４３ａ及び２次巻線４３ｂは、コア４３ｃに巻回されている。

１次巻線４３ａは、励磁インダクタンス５７と、漏れインダクタンス５８と、を含む。１次巻線４３ａには、コンデンサ５９が、励磁インダクタンス５７及び漏れインダクタンス５８と直列に設けられている。１次巻線４３ａの一端は、ブリッジ回路１１の第５出力端子１１ｈに電気的に接続されている。１次巻線４３ａの他端は、ブリッジ回路１１の第６出力端子１１ｉに電気的に接続されている。

励磁インダクタンス５７、漏れインダクタンス５８及びコンデンサ５９は、ＬＬＣ共振回路を構成する。

電流センサ１９は、トランス４３の１次巻線４３ａの電流Ｉ_３を検出し、検出信号を制御回路２０に出力する。

トランス４１の２次巻線４１ｂの一端、トランス４２の２次巻線４２ｂの一端及びトランス４３の２次巻線４３ｂの一端は、電気的に接続されている。

整流回路１３は、ブリッジダイオードである。整流回路１３は、ダイオードＤ１からダイオードＤ６までを含む。

ダイオードＤ１のアノードは、ダイオードＤ２のカソードに電気的に接続されている。ダイオードＤ３のアノードは、ダイオードＤ４のカソードに電気的に接続されている。ダイオードＤ５のアノードは、ダイオードＤ６のカソードに電気的に接続されている。

ダイオードＤ１のアノード及びダイオードＤ２のカソードは、トランス４１の２次巻線４１ｂの他端に電気的に接続されている。ダイオードＤ３のアノード及びダイオードＤ４のカソードは、トランス４２の２次巻線４２ｂの他端に電気的に接続されている。ダイオードＤ５のアノード及びダイオードＤ６のカソードは、トランス４３の２次巻線４３ｂの他端に電気的に接続されている。

ダイオードＤ１、ダイオードＤ３及びダイオードＤ５のカソードは、コンデンサ１４の高電位側端に電気的に接続されている。ダイオードＤ２、ダイオードＤ４及びダイオードＤ６のアノードは、コンデンサ１４の低電位側端に電気的に接続されている。

コンデンサ１４は、整流回路１３が出力する電圧を平滑する。コンデンサ１４の電圧が、出力電圧Ｖ_ｏｕｔである。

電圧センサ１５は、出力電圧Ｖ_ｏｕｔを検出して、検出信号を制御回路２０に出力する。

電流センサ１６は、出力電流Ｉ_ｏｕｔを検出して、検出信号を制御回路２０に出力する。

（制御の概要）
一般に、ＬＬＣコンバータでは、各トランジスタのデューティは、０．５（以降、「標準値」と称する。）とされている。制御回路２０は、トランジスタＱ１とトランジスタＱ４とを同期（同位相且つ同デューティ）させ、トランジスタＱ２とトランジスタＱ３とを同期させる。同様に、制御回路２０は、トランジスタＱ５とトランジスタＱ８とを同期させ、トランジスタＱ６とトランジスタＱ７とを同期させる。同様に、制御回路２０は、トランジスタＱ９とトランジスタＱ１２とを同期させ、トランジスタＱ１０とトランジスタＱ１１とを同期させる。

図２は、第１の実施の形態の電源装置の各相のトランスの１次側電流の波形の一例を示す図である。図２において、縦軸は、電流を表し、横軸は、時間を表す。

波形２０１は、トランス４１の１次巻線４１ａの電流Ｉ_１を示す。波形２０２は、トランス４２の１次巻線４２ａの電流Ｉ_２を示す。波形２０３は、トランス４３の１次巻線４３ａの電流Ｉ_３を示す。

部品の個体差等により、１つの相の電流が、他の相の電流よりも大きくなることがあり得る。図２に示す例では、トランス４３の１次巻線４３ａの電流Ｉ_３（波形２０３）が、トランス４１の１次巻線４１ａの電流Ｉ_１（波形２０１）及びトランス４２の１次巻線４２ａの電流Ｉ_２（波形２０２）よりも大きい。従って、第３相の部品の電気的ストレスが大きい。

そこで、制御回路２０は、他の相よりも電流が大きい相の第１トランジスタから第４トランジスタまでのスイッチング周波数を維持したまま、第１トランジスタのデューティを標準値よりも下げる。図２に示す例では、制御回路２０は、第３相アーム３３のトランジスタＱ９からトランジスタＱ１２までのスイッチング周波数を維持したまま、トランジスタＱ９のデューティを標準値よりも下げる。以降、この制御を「第１制御」と称する。

図３は、第１の実施の形態の電源装置のスイッチング信号の波形の一例を示す図である。詳しくは、図３は、制御回路２０が第１制御を行った場合の、トランジスタＱ１からトランジスタＱ１２までのゲートに入力されるスイッチング信号の波形の一例を示す図である。

なお、図３では、デッドタイム、及び、各相の１２０度の位相差の記載を省略している。

図３（ａ）は、第１相アーム３１のトランジスタＱ１からトランジスタＱ４までのゲートに入力されるスイッチング信号の波形を示す。波形２１１は、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。波形２１２は、トランジスタＱ２のゲートに入力されるスイッチング信号を示す。波形２１３は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。波形２１４は、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。

図３（ｂ）は、第２相アーム３２のトランジスタＱ５からトランジスタＱ８までのゲートに入力されるスイッチング信号の波形を示す。波形２１５は、トランジスタＱ５のゲートに入力されるスイッチング信号を示す。波形２１６は、トランジスタＱ６のゲートに入力されるスイッチング信号を示す。波形２１７は、トランジスタＱ７のゲートに入力されるスイッチング信号を示す。波形２１８は、トランジスタＱ８のゲートに入力されるスイッチング信号を示す。

図３（ｃ）は、第３相アーム３３のトランジスタＱ９からトランジスタＱ１２までのゲートに入力されるスイッチング信号の波形を示す。波形２１９は、トランジスタＱ９のゲートに入力されるスイッチング信号を示す。波形２２０は、トランジスタＱ１０のゲートに入力されるスイッチング信号を示す。波形２２１は、トランジスタＱ１１のゲートに入力されるスイッチング信号を示す。波形２２２は、トランジスタＱ１２のゲートに入力されるスイッチング信号を示す。

トランジスタＱ１からトランジスタＱ１２までのゲートに入力されるスイッチング信号の周波数は、同じである。

トランジスタＱ１のゲートに入力されるスイッチング信号（波形２１１）のオン期間２２３は、１周期２２４の半分である。

トランジスタＱ５のゲートに入力されるスイッチング信号（波形２１５）のオン期間２２５は、１周期２２６の半分である。

トランジスタＱ９のゲートに入力されるスイッチング信号（波形２１９）のオン期間２２７は、１周期２２８の半分未満である。

図４は、第１の実施の形態の電源装置の各相のトランスの１次側電流の波形の一例を示す図である。詳しくは、図４は、制御回路２０が第１制御を行った場合の、各相のトランスの１次側電流の波形の一例を示す図である。図４において、縦軸は、電流を表し、横軸は、時間を表す。

波形２３１は、トランス４１の１次巻線４１ａの電流Ｉ_１を示す。波形２３２は、トランス４２の１次巻線４２ａの電流Ｉ_２を示す。波形２３３は、トランス４３の１次巻線４３ａの電流Ｉ_３を示す。

図４を図２と比較すると、トランス４３の１次巻線４３ａの電流Ｉ_３（波形２３３）が抑制され、３つの相の電流の差が小さくなっている。

これにより、電源装置１は、第３相の部品の電気的ストレスを抑制できる。

デューティを下げる対象の相は、３つの相の電流平均値よりも電流が大きい相、又は、電流が一番大きい相が例示される。

更に、制御回路２０は、各トランジスタのスイッチング周波数を高くすることで、出力電圧Ｖ_ｏｕｔを下げることができる。以降、この制御を「第２制御」と称する。

しかし、ＬＬＣ共振及びソフトスイッチングを維持するために、スイッチング周波数には上限がある。つまり、第２制御による出力電圧Ｖ_ｏｕｔには、下限（以降「第２制御下限電圧」と称する。）がある。

図５は、第１の実施の形態の電源装置の出力電圧－出力電流の特性の一例を示す図である。図５において、縦軸は、出力電圧Ｖ_ｏｕｔを表し、横軸は、出力電流Ｉ_ｏｕｔを表す。

電源装置１が第２制御によって出力可能な出力電圧－出力電流の範囲は、第２制御下限電圧を示す境界線２４１よりも図５中の上方の領域２４２となる。

そこで、制御回路２０は、スイッチング周波数が上限に達したら、スイッチング周波数を上限に維持したまま、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを標準値よりも下げる。以降、この制御を「第３制御」と称する。

なお、制御回路２０は、第１制御の対象の相の第１スイッチング信号のデューティを、第１制御で得られたデューティと、第３制御で得られたデューティと、の内の小さい方のデューティとする。図２に示す例では、制御回路２０は、第３相アームのトランジスタＱ９のデューティを、第１制御で得られたデューティと、第３制御で得られたデューティと、の内の小さい方のデューティとする。

このように、電源装置１は、スイッチング周波数が上限に達したら第３制御を行うことにより、第２制御下限電圧よりも更に低い電圧を出力することができる。

図６は、第１の実施の形態の電源装置の出力電圧－デューティの特性のシミュレーション結果を示す図である。図６において、縦軸は、出力電圧Ｖ_ｏｕｔを表し、横軸は、デューティを表す。

図６の波形２５１で示すように、電源装置１は、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを標準値から下げて行くにつれて、出力電圧Ｖ_ｏｕｔを下げることができる。

このように、電源装置１は、スイッチング周波数が上限に達したら第３制御を行うことにより、出力電圧Ｖ_ｏｕｔを第２制御下限電圧よりも更に下げることができる。

再び図５を参照すると、電源装置１は、境界線２４１（第２制御下限電圧）よりも出力電圧Ｖ_ｏｕｔを下げることができる。従って、電源装置１が出力可能な出力電圧－出力電流の範囲は、領域２４２と、境界線２４１よりも図５中下方の領域２４３と、を合わせた領域２４４となる。

（制御回路の構成）
図７は、第１の実施の形態の電源装置の制御回路の構成を示す図である。

制御回路２０は、スイッチング制御回路６１と、デッドタイム生成回路６２と、を含む。

デッドタイム生成回路６２は、スイッチング制御回路６１から出力される複数のスイッチング信号Ｓ_ＳＷの相補的に動作するトランジスタの信号間に任意のデッドタイムを設け、トランジスタＱ１からトランジスタＱ１２までに出力する。

図８は、第１の実施の形態の電源装置のスイッチング制御回路の構成を示す図である。

なお、第１の実施の形態では、スイッチング制御回路６１が、出力電圧Ｖ_ｏｕｔが目標電圧となるようにする定出力電圧制御を行う場合について説明するが、本開示はこれに限定されない。スイッチング制御回路６１は、出力電流Ｉ_ｏｕｔが目標電流となるようにする定出力電流制御を行うこととしても良い。

スイッチング制御回路６１は、平均値演算回路７１と、誤差アンプ７２、７３及び７４と、抵抗９１及び９２と、可変電圧源９３と、誤差アンプ９４と、電圧リミッタ９５と、電圧制御発振器９６と、定電圧源９７と、誤差アンプ９８と、コンパレータ９９、１００及び１０１と、反転回路１０５、１０６及び１０７と、を含む。

平均値演算回路７１には、トランス４１の１次巻線４１ａの電流Ｉ_１を電圧に変換した電圧Ｖ_Ｉ１、トランス４２の１次巻線４２ａの電流Ｉ_２を電圧に変換した電圧Ｖ_Ｉ２、及び、トランス４３の１次巻線４３ａの電流Ｉ_３を電圧に変換した電圧Ｖ_Ｉ３が入力される。

平均値演算回路７１は、電圧Ｖ_Ｉ１から電圧Ｖ_Ｉ３までの平均値の電圧Ｖ_２１を、誤差アンプ７２から誤差アンプ７４までの反転入力端子（－端子）に出力する。

誤差アンプ７２の非反転入力端子（＋端子）には、電圧Ｖ_Ｉ１が入力される。誤差アンプ７２は、電圧Ｖ_Ｉ１と電圧Ｖ_２１との差に応じた電圧Ｖ_２２を、ダイオード７５のアノードに出力する。

ダイオード７５のカソードは、ノードＮ_１に電気的に接続されている。

誤差アンプ７３の非反転入力端子（＋端子）には、電圧Ｖ_Ｉ２が入力される。誤差アンプ７３は、電圧Ｖ_Ｉ２と電圧Ｖ_２１との差に応じた電圧Ｖ_２３を、ダイオード７６のアノードに出力する。

ダイオード７６のカソードは、ノードＮ_２に電気的に接続されている。

誤差アンプ７４の非反転入力端子（＋端子）には、電圧Ｖ_Ｉ３が入力される。誤差アンプ７４は、電圧Ｖ_Ｉ３と電圧Ｖ_２１との差に応じた電圧Ｖ_２４を、ダイオード７７のアノードに出力する。

ダイオード７７のカソードは、ノードＮ_３に電気的に接続されている。

抵抗９１の一端には、出力電圧Ｖ_ｏｕｔが入力される。抵抗９１の他端は、抵抗９２の一端に電気的に接続されている。抵抗９２の他端は、基準電位に電気的に接続されている。

なお、定出力電流制御の場合には、抵抗９１の一端には、出力電流Ｉ_ｏｕｔを電圧に変換した電圧Ｖ_Ｉｏｕｔが入力される。

抵抗９１の他端及び抵抗９２の一端は、誤差アンプ９４の非反転入力端子（＋端子）に電気的に接続されている。抵抗９１及び抵抗９２は、出力電圧Ｖ_ｏｕｔを分圧した電圧Ｖ_３１を、誤差アンプ９４の非反転入力端子（＋端子）に出力する。

可変電圧源９３は、出力電圧Ｖ_ｏｕｔの目標電圧に応じた指令値電圧Ｖ_{ｏ－ｒｅｆ}を、誤差アンプ９４の反転入力端子（－端子）に出力する。

なお、出力電流制御の場合には、可変電圧源９３は、出力電流Ｉ_ｏｕｔの目標電流に応じた電圧を、誤差アンプ９４の反転入力端子（－端子）に出力する。

誤差アンプ９４は、電圧Ｖ_３１と指令値電圧Ｖ_{ｏ－ｒｅｆ}との差に応じた電圧Ｖ_Ｅ１を、電圧リミッタ９５、及び、誤差アンプ９８の非反転入力端子（＋端子）に出力する。

電圧リミッタ９５は、電圧Ｖ_Ｅ１を電圧リミッタ下限電圧Ｖ_ｆｍｉｎから電圧リミッタ上限電圧Ｖ_ｆｍａｘまでの範囲に制限した電圧Ｖ_３２を、電圧制御発振器９６に出力する。

電圧リミッタ９５は、電圧制御発振器９６の発振周波数を、ＬＬＣ共振回路の下限周波数から上限周波数までの範囲に収めるためのものである。電圧リミッタ下限電圧Ｖ_ｆｍｉｎから電圧リミッタ上限電圧Ｖ_ｆｍａｘまでの範囲は、電圧Ｖ_Ｅ１が変化する範囲よりも狭いものとする。

電圧制御発振器９６は、電圧Ｖ_３２に応じた周波数の三角波信号Ｖ_ｔｒｉ１、Ｖ_ｔｒｉ２及びＶ_ｔｒｉ３を、コンパレータ９９の非反転入力端子（＋端子）、コンパレータ１００の非反転入力端子（＋端子）、及び、コンパレータ１０１の非反転入力端子（＋端子）に、夫々出力する。

電圧制御発振器９６は、三角波信号Ｖ_ｔｒｉ１と三角波信号Ｖ_ｔｒｉ２との間の位相差を１２０°とする。電圧制御発振器９６は、三角波信号Ｖ_ｔｒｉ２と三角波信号Ｖ_ｔｒｉ３との間の位相差を１２０°とする。

電圧制御発振器９６は、電圧Ｖ_３２が高いほど、三角波信号Ｖ_ｔｒｉ１、Ｖ_ｔｒｉ２及びＶ_ｔｒｉ３の周波数を高くし、電圧Ｖ_３２が低いほど、三角波信号Ｖ_ｔｒｉ１、Ｖ_ｔｒｉ２及びＶ_ｔｒｉ３の周波数を低くする。

三角波信号Ｖ_ｔｒｉ１、Ｖ_ｔｒｉ２及びＶ_ｔｒｉ３の周波数は、電圧Ｖ_３２が電圧リミッタ下限電圧Ｖ_ｆｍｉｎである場合に、最小となる。三角波信号Ｖ_ｔｒｉ１、Ｖ_ｔｒｉ２及びＶ_ｔｒｉ３の周波数は、電圧Ｖ_３２が電圧リミッタ上限電圧Ｖ_ｆｍａｘである場合に、最大となる。

電圧制御発振器９６は、三角波信号Ｖ_ｔｒｉ１、Ｖ_ｔｒｉ２及びＶ_ｔｒｉ３の各々を、０Ｖを中心として正方向及び負方向に変化させる。

定電圧源９７は、電圧Ｖ_{ｆｍａｘ－ｒｅｆ}を、誤差アンプ９８の反転入力端子（－端子）に出力する。

なお、電圧Ｖ_{ｆｍａｘ－ｒｅｆ}は、電圧リミッタ上限電圧Ｖ_ｆｍａｘと同じとする。

誤差アンプ９８は、電圧Ｖ_Ｅ１と電圧Ｖ_{ｆｍａｘ－ｒｅｆ}との差に応じた電圧Ｖ_Ｅ２を、ダイオード７８からダイオード８０までのアノードに出力する。

ダイオード７８のカソードは、ノードＮ_１に電気的に接続されている。

ノードＮ_１の電圧は、電圧Ｖ_２２と電圧Ｖ_Ｅ２との内の高い方の電圧となる。

ダイオード７９のカソードは、ノードＮ_２に電気的に接続されている。

ノードＮ_２の電圧は、電圧Ｖ_２３と電圧Ｖ_Ｅ２との内の高い方の電圧となる。

ダイオード８０のカソードは、ノードＮ_３に電気的に接続されている。

ノードＮ_３の電圧は、電圧Ｖ_２４と電圧Ｖ_Ｅ２との内の高い方の電圧となる。

コンパレータ９９の反転入力端子（－端子）には、ノードＮ_１の電圧が入力される。

コンパレータ９９は、三角波信号Ｖ_ｔｒｉ１の電圧がノードＮ_１の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３３を出力する。コンパレータ９９は、ノードＮ_１の電圧が三角波信号Ｖ_ｔｒｉ１の電圧よりも高い場合には、ローレベルの電圧Ｖ_３３を出力する。

例えば、電圧Ｖ_２２は、電流Ｉ_１が電流Ｉ_１から電流Ｉ_３までの平均値よりも小さい場合（第１相が第１制御の対象ではない場合）、低くなる。つまり、コンパレータ９９は、三角波信号Ｖ_ｔｒｉ１と電圧Ｖ_Ｅ２とを比較する。

図９は、第１の実施の形態の電源装置のスイッチング制御回路の波形の一例を示す図である。詳しくは、図９は、電流Ｉ_１が電流Ｉ_１から電流Ｉ_３までの平均値よりも小さい場合（第１相が第１制御の対象ではない場合）、又は、電流Ｉ_１より電流Ｉ_２又は電流Ｉ_３の方が大きい場合の、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）と、電圧制御発振器９６が出力する三角波信号Ｖ_ｔｒｉ１と、の波形を示す図である。

波形２６１は、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）を示す。波形２６２は、三角波信号Ｖ_ｔｒｉ１を示す。先に説明したように、三角波信号Ｖ_ｔｒｉ１は、０Ｖを中心として、正方向及び負方向に変化する。

タイミングｔ_１０までは、誤差アンプ９４が出力する電圧Ｖ_Ｅ１が電圧Ｖ_{ｆｍａｘ－ｒｅｆ}よりも低いものとする。この場合、波形２６１で示すように、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）は、０Ｖとなる。従って、コンパレータ９９が出力する電圧Ｖ_３３のデューティは、標準値（０．５）となる。

タイミングｔ_１０において、誤差アンプ９４が出力する電圧Ｖ_Ｅ１が電圧Ｖ_{ｆｍａｘ－ｒｅｆ}よりも高くなると、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）は、電圧Ｖ_Ｅ１の上昇に応じて、０Ｖから上昇して行く。従って、コンパレータ９９が出力する電圧Ｖ_３３のデューティは、標準値から小さくなって行く。

再び図８を参照する。例えば、電圧Ｖ_２２は、電流Ｉ_１が電流Ｉ_１から電流Ｉ_３までの平均値よりも大きい場合（第１相が第１制御の対象である場合）、高くなる。つまり、コンパレータ９９は、電圧Ｖ_２２が電圧Ｖ_Ｅ２よりも高い場合、三角波信号Ｖ_ｔｒｉ１と電圧Ｖ_２２とを比較する。従って、電圧Ｖ_３３のデューティは、下がることになる。

コンパレータ９９が出力する電圧Ｖ_３３は、デッドタイム生成回路６２を介して、トランジスタＱ１及びトランジスタＱ４のゲートに出力される。

スイッチング制御回路６１は、トランジスタＱ１とトランジスタＱ４とを同期させることとすると、コンパレータ９９が出力する電圧Ｖ_３３をトランジスタＱ１とトランジスタＱ４とで共用することができる。つまり、スイッチング制御回路６１は、スイッチング信号の生成が容易となり、制御が容易となる。

反転回路１０５は、電圧Ｖ_３３を論理反転した電圧Ｖ_３９を出力する。

反転回路１０５が出力する電圧Ｖ_３９は、デッドタイム生成回路６２を介して、トランジスタＱ２及びトランジスタＱ３のゲートに出力される。

スイッチング制御回路６１は、トランジスタＱ２とトランジスタＱ３とを同期させることとすると、反転回路１０５が出力する電圧Ｖ_３９をトランジスタＱ２とトランジスタＱ３とで共用することができる。つまり、スイッチング制御回路６１は、スイッチング信号の生成が容易となり、制御が容易となる。

コンパレータ１００の反転入力端子（－端子）には、ノードＮ_２の電圧が入力される。

コンパレータ１００は、三角波信号Ｖ_ｔｒｉ２の電圧がノードＮ_２の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３４を出力する。コンパレータ１００は、ノードＮ_２の電圧が三角波信号Ｖ_ｔｒｉ２の電圧よりも高い場合には、ローレベルの電圧Ｖ_３４を出力する。

例えば、電圧Ｖ_２３は、電流Ｉ_２が電流Ｉ_１から電流Ｉ_３までの平均値よりも小さい場合（第２相が第１制御の対象ではない場合）、低くなる。つまり、コンパレータ１００は、三角波信号Ｖ_ｔｒｉ２と電圧Ｖ_Ｅ２とを比較する。

例えば、電圧Ｖ_２３は、電流Ｉ_２が電流Ｉ_１から電流Ｉ_３までの平均値よりも大きい場合（第２相が第１制御の対象である場合）、高くなる。つまり、コンパレータ１００は、電圧Ｖ_２３が電圧Ｖ_Ｅ２よりも高い場合、三角波信号Ｖ_ｔｒｉ２と電圧Ｖ_２３とを比較する。従って、電圧Ｖ_３４のデューティは、下がることになる。

コンパレータ１００が出力する電圧Ｖ_３４は、デッドタイム生成回路６２を介して、トランジスタＱ５及びトランジスタＱ８のゲートに出力される。

スイッチング制御回路６１は、トランジスタＱ５とトランジスタＱ８とを同期させることとすると、コンパレータ１００が出力する電圧Ｖ_３４をトランジスタＱ５とトランジスタＱ８とで共用することができる。つまり、スイッチング制御回路６１は、スイッチング信号の生成が容易となり、制御が容易となる。

反転回路１０６は、電圧Ｖ_３４を論理反転した電圧Ｖ_４０を出力する。

反転回路１０６が出力する電圧Ｖ_４０は、デッドタイム生成回路６２を介して、トランジスタＱ６及びトランジスタＱ７のゲートに出力される。

スイッチング制御回路６１は、トランジスタＱ６とトランジスタＱ７とを同期させることとすると、反転回路１０６が出力する電圧Ｖ_４０をトランジスタＱ６とトランジスタＱ７とで共用することができる。つまり、スイッチング制御回路６１は、スイッチング信号の生成が容易となり、制御が容易となる。

コンパレータ１０１の反転入力端子（－端子）には、ノードＮ_３の電圧が入力される。

コンパレータ１０１は、三角波信号Ｖ_ｔｒｉ３の電圧がノードＮ_３の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３５を出力する。コンパレータ１０１は、ノードＮ_３の電圧が三角波信号Ｖ_ｔｒｉ３の電圧よりも高い場合には、ローレベルの電圧Ｖ_３５を出力する。

例えば、電圧Ｖ_２４は、電流Ｉ_３が電流Ｉ_１から電流Ｉ_３までの平均値よりも小さい場合（第３相が第１制御の対象ではない場合）、低くなる。つまり、コンパレータ１０１は、三角波信号Ｖ_ｔｒｉ３と電圧Ｖ_Ｅ２とを比較する。

例えば、電圧Ｖ_２４は、電流Ｉ_３が電流Ｉ_１から電流Ｉ_３までの平均値よりも大きい場合（第３相が第１制御の対象である場合）、又は、電流Ｉ_１から電流Ｉ_３までの中で最大値の場合、高くなる。つまり、コンパレータ１０１は、電圧Ｖ_２４が電圧Ｖ_Ｅ２よりも高い場合、三角波信号Ｖ_ｔｒｉ３と電圧Ｖ_２４とを比較する。従って、電圧Ｖ_３５のデューティは、下がることになる。

コンパレータ１０１が出力する電圧Ｖ_３５は、デッドタイム生成回路６２を介して、トランジスタＱ９及びトランジスタＱ１２のゲートに出力される。

スイッチング制御回路６１は、トランジスタＱ９とトランジスタＱ１２とを同期させることとすると、コンパレータ１０１が出力する電圧Ｖ_３５をトランジスタＱ９とトランジスタＱ１２とで共用することができる。つまり、スイッチング制御回路６１は、スイッチング信号の生成が容易となり、制御が容易となる。

反転回路１０７は、電圧Ｖ_３５を論理反転した電圧Ｖ_４１を出力する。

反転回路１０７が出力する電圧Ｖ_４１は、デッドタイム生成回路６２を介して、トランジスタＱ１０及びトランジスタＱ１１のゲートに出力される。

スイッチング制御回路６１は、トランジスタＱ１０とトランジスタＱ１１とを同期させることとすると、反転回路１０７が出力する電圧Ｖ_４１をトランジスタＱ１０とトランジスタＱ１１とで共用することができる。つまり、スイッチング制御回路６１は、スイッチング信号の生成が容易となり、制御が容易となる。

（まとめ）
以上説明したように、スイッチング制御回路６１は、３相の電流平均値よりも電流が大きい相（又は、電流が一番大きい相）のデューティを下げる第１制御を行う。

これにより、電源装置１は、電流が大きい相の電流を下げることができる。従って、電源装置１は、回路を大型化することなく、電気的ストレスを抑制することができる。

更に、スイッチング制御回路６１は、出力電圧Ｖ_ｏｕｔを下げる場合に、各トランジスタのスイッチング周波数が上限以下の場合は、スイッチング周波数を高くする第２制御を行う。そして、スイッチング制御回路６１は、各トランジスタのスイッチング周波数が上限に達した場合は、スイッチング周波数を維持したまま、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを標準値よりも下げる第３制御を行う。

これにより、電源装置１は、制御を煩雑にすることなく、出力電圧Ｖ_ｏｕｔを第２制御下限電圧よりも更に下げることができる。

スイッチング制御回路６１は、トランジスタＱ４（Ｑ８、Ｑ１２）のデューティを、トランジスタＱ１（Ｑ５、Ｑ９）のデューティと同じにすると好ましい。

これにより、例えば、スイッチング制御回路６１は、１つのスイッチング信号（図８の電圧Ｖ_３３）を、トランジスタＱ１とトランジスタＱ４とで共用することができる。つまり、スイッチング制御回路６１は、スイッチング信号の生成が容易となり、制御が容易となる。

（付記）
スイッチング制御回路６１は、第２制御と第３制御との切り換えの際に、ヒステリシスを設けても良い。例えば、誤差アンプ９４（図８参照）をヒステリシスコンパレータに置き換えても良い。

これにより、スイッチング制御回路６１は、第２制御と第３制御とが頻繁に切り換わることを抑制することができる。

スイッチング制御回路６１は、第１制御、又は、第３制御の場合に、ＰＳＭ制御（非特許文献１参照）を行うこととしても良い。

＜第２の実施の形態＞
第２の実施の形態の構成要素のうち、第１の実施の形態と同一の構成要素については、同一の符号を付して説明を省略する。

（電源装置の全体構成）
第２の実施の形態の電源装置の全体構成は、第１の実施の形態の電源装置１（図１参照）と同様であるので、図示及び説明を省略する。

（制御の概要）
第１の実施の形態では、制御回路は、トランジスタＱ１（Ｑ５、Ｑ９）とトランジスタＱ４（Ｑ８、Ｑ１２）とを同期（同位相且つ同デューティ）させ、トランジスタＱ２（Ｑ６、Ｑ１０）とトランジスタＱ３（Ｑ７、Ｑ１１）とを同期させた。

トランス４１、４２及び４３の１次側回路の電流は、トランジスタＱ１（Ｑ５、Ｑ９）がオフ状態からオン状態へ変化するとき及びトランジスタＱ３（Ｑ７、Ｑ１１）がオフ状態からオン状態に変化するときに、大きく変化する。

先に図３（ｃ）で示した波形２１９から波形２２２まででは、トランス４３の１次側回路の出力電流が大きく変化するタイミングが、制御の１周期２２８の前半に偏っている。従って、コンデンサ１４（図１参照）に大きなリップル電流が流れる可能性がある。

そこで、第２の実施の形態では、制御回路は、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを下げるとともに、トランジスタＱ３（Ｑ７、Ｑ１１）のデューティも下げる。

なお、制御回路は、トランジスタＱ１（Ｑ５、Ｑ９）のデューティとトランジスタＱ３（Ｑ７、Ｑ１１）のデューティとを同じにすると好ましい。これにより、制御回路は、後述するように、スイッチング信号の生成が容易になる。

図１０は、第２の実施の形態の電源装置のスイッチング信号の波形の一例を示す図である。詳しくは、図１０は、制御回路が第１制御を行った場合の、トランジスタＱ１からトランジスタＱ１２までのゲートに入力されるスイッチング信号の波形の一例を示す図である。

なお、図１０では、デッドタイム、及び、各相の１２０度の位相差の記載を省略している。

図１０（ａ）は、第１相アーム３１のトランジスタＱ１からトランジスタＱ４までのゲートに入力されるスイッチング信号の波形を示す。波形２７１は、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。波形２７２は、トランジスタＱ２のゲートに入力されるスイッチング信号を示す。波形２７３は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。波形２７４は、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。

図１０（ｂ）は、第２相アーム３２のトランジスタＱ５からトランジスタＱ８までのゲートに入力されるスイッチング信号の波形を示す。波形２７５は、トランジスタＱ５のゲートに入力されるスイッチング信号を示す。波形２７６は、トランジスタＱ６のゲートに入力されるスイッチング信号を示す。波形２７７は、トランジスタＱ７のゲートに入力されるスイッチング信号を示す。波形２７８は、トランジスタＱ８のゲートに入力されるスイッチング信号を示す。

図１０（ｃ）は、第３相アーム３３のトランジスタＱ９からトランジスタＱ１２までのゲートに入力されるスイッチング信号の波形を示す。波形２７９は、トランジスタＱ９のゲートに入力されるスイッチング信号を示す。波形２８０は、トランジスタＱ１０のゲートに入力されるスイッチング信号を示す。波形２８１は、トランジスタＱ１１のゲートに入力されるスイッチング信号を示す。波形２８２は、トランジスタＱ１２のゲートに入力されるスイッチング信号を示す。

トランジスタＱ１からトランジスタＱ１２までのゲートに入力されるスイッチング信号の周波数は、同じである。

トランジスタＱ１のゲートに入力されるスイッチング信号（波形２７１）のオン期間２８３は、１周期２８４の半分である。

トランジスタＱ５のゲートに入力されるスイッチング信号（波形２７５）のオン期間２８５は、１周期２８６の半分である。

トランジスタＱ９のゲートに入力されるスイッチング信号（波形２７９）のオン期間２８７は、１周期２８８の半分未満である。

図１０（ｃ）を図３（ｃ）と比較すると、トランジスタＱ１１のゲートに入力されるスイッチング信号（波形２８１）のオン期間２８９は、図３（ｃ）でトランジスタＱ１１のゲートに入力されるスイッチング信号（波形２２１）のオン期間２２９よりも、短い。

これにより、制御回路は、トランジスタＱ１の立ち上がりと、トランジスタＱ３の立ち上がりと、を交互（位相差１８０°の場合、等間隔）にできるので、トランス４１、４２及び４３の１次側電流が大きく変化するタイミングをずらすことができる。従って、電源装置１は、コンデンサ１４に流れるリップル電流を抑制できる。

なお、制御回路は、トランジスタＱ１の位相とトランジスタＱ３の位相との間の位相差を１８０°にすると好ましい。これにより、制御回路は、後述するように、スイッチング信号の生成が容易となる。

（制御回路の構成）
第２の実施の形態の制御回路の全体構成は、第１の実施の形態の制御回路２０（図７参照）と同様であるので、図示及び説明を省略する。

図１１は、第２の実施の形態の電源装置のスイッチング制御回路の構成を示す図である。

なお、第２の実施の形態では、スイッチング制御回路６３が、出力電圧Ｖ_ｏｕｔが目標電圧となるようにする定出力電圧制御を行う場合について説明するが、本開示はこれに限定されない。スイッチング制御回路６３は、出力電流Ｉ_ｏｕｔが目標電流となるようにする定出力電流制御を行うこととしても良い。

スイッチング制御回路６３は、スイッチング制御回路６１（図８参照）と比較して、電圧制御発振器９６に代えて、電圧制御発振器１３１を含む。また、スイッチング制御回路６３は、スイッチング制御回路６１と比較して、コンパレータ１０２、１０３及び１０４と、反転回路１０８、１０９及び１１０と、を更に含む。

電圧制御発振器１３１は、三角波信号Ｖ_ｔｒｉ１を、コンパレータ９９の非反転入力端子（＋端子）に出力する。

電圧制御発振器１３１は、三角波信号Ｖ_ｔｒｉ１を反転した三角波信号Ｖ_{ｔｒｉ１＿ｎ}を、コンパレータ１００の非反転入力端子（＋端子）に出力する。

電圧制御発振器１３１は、三角波信号Ｖ_ｔｒｉ２を、コンパレータ１０１の非反転入力端子（＋端子）に出力する。

電圧制御発振器１３１は、三角波信号Ｖ_ｔｒｉ２を反転した三角波信号Ｖ_{ｔｒｉ２＿ｎ}を、コンパレータ１０２の非反転入力端子（＋端子）に出力する。

電圧制御発振器１３１は、三角波信号Ｖ_ｔｒｉ３を、コンパレータ１０３の非反転入力端子（＋端子）に出力する。

電圧制御発振器１３１は、三角波信号Ｖ_ｔｒｉ３を反転した三角波信号Ｖ_{ｔｒｉ３＿ｎ}を、コンパレータ１０４の非反転入力端子（＋端子）に出力する。

コンパレータ９９は、三角波信号Ｖ_ｔｒｉ１の電圧がノードＮ_１の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３３を出力する。コンパレータ９９は、ノードＮ_１の電圧が三角波信号Ｖ_ｔｒｉ１の電圧よりも高い場合には、ローレベルの電圧Ｖ_３３を出力する。

コンパレータ９９が出力する電圧Ｖ_３３は、デッドタイム生成回路６２を介して、トランジスタＱ３のゲートに出力される。

反転回路１０５は、電圧Ｖ_３３を論理反転した電圧Ｖ_３９を出力する。

反転回路１０５が出力する電圧Ｖ_３９は、デッドタイム生成回路６２を介して、トランジスタＱ４のゲートに出力される。

コンパレータ１００は、三角波信号Ｖ_{ｔｒｉ１＿ｎ}の電圧がノードＮ_１の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３４を出力する。コンパレータ１００は、ノードＮ_１の電圧が三角波信号Ｖ_{ｔｒｉ１＿ｎ}の電圧よりも高い場合には、ローレベルの電圧Ｖ_３４を出力する。

コンパレータ１００が出力する電圧Ｖ_３４は、デッドタイム生成回路６２を介して、トランジスタＱ１のゲートに出力される。

反転回路１０６は、電圧Ｖ_３４を論理反転した電圧Ｖ_４０を出力する。

反転回路１０６が出力する電圧Ｖ_４０は、デッドタイム生成回路６２を介して、トランジスタＱ２のゲートに出力される。

図１２は、第２の実施の形態の電源装置のスイッチング制御回路の波形の一例を示す図である。詳しくは、図１２は、電流Ｉ_１が電流Ｉ_１から電流Ｉ_３までの平均値よりも小さい場合（第１相が第１制御の対象ではない場合）、又は、電流Ｉ_１より電流Ｉ_２又は電流Ｉ_３の方が大きい場合の、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）と、電圧制御発振器１３１が出力する三角波信号Ｖ_ｔｒｉ１及びＶ_{ｔｒｉ１＿ｎ}と、トランジスタＱ１のゲートに入力されるスイッチング信号と、トランジスタＱ３のゲートに入力されるスイッチング信号と、の波形を示す図である。

波形２９１は、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）を示す。波形２９２は、三角波信号Ｖ_{ｔｒｉ１＿ｎ}を示す。波形２９３は、三角波信号Ｖ_ｔｒｉ１を示す。三角波信号Ｖ_{ｔｒｉ１＿ｎ}及びＶ_ｔｒｉ１は、０Ｖを中心として、正方向及び負方向に変化する。

波形２９４は、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。波形２９５は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。

タイミングｔ_２０までは、誤差アンプ９４が出力する電圧Ｖ_Ｅ１が電圧Ｖ_{ｆｍａｘ－ｒｅｆ}よりも低いものとする。この場合、波形２９１で示すように、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）は、０Ｖとなる。従って、波形２９４で示すように、トランジスタＱ１のゲートに入力されるスイッチング信号のデューティは、標準値（０．５）となる。一方、波形２９５で示すように、トランジスタＱ３のゲートに入力されるスイッチング信号のデューティは、標準値となるとともに、波形２９４と１８０°位相がずれる。

タイミングｔ_２０において、誤差アンプ９４が出力する電圧Ｖ_Ｅ１が電圧Ｖ_{ｆｍａｘ－ｒｅｆ}よりも高くなると、ノードＮ_１の電圧（誤差アンプ９８が出力する電圧Ｖ_Ｅ２）は、電圧Ｖ_Ｅ１の上昇に応じて、０Ｖから上昇して行く。従って、波形２９４で示すように、トランジスタＱ１のゲートに入力されるスイッチング信号のデューティは、標準値（０．５）未満となる。一方、波形２９５で示すように、トランジスタＱ３のゲートに入力されるスイッチング信号のデューティは、標準値未満となるとともに、波形２９４と１８０°位相がずれる。

再び図１１を参照する。コンパレータ１０１は、三角波信号Ｖ_ｔｒｉ２の電圧がノードＮ_２の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３５を出力する。コンパレータ１０１は、ノードＮ_２の電圧が三角波信号Ｖ_ｔｒｉ２の電圧よりも高い場合には、ローレベルの電圧Ｖ_３５を出力する。

コンパレータ１０１が出力する電圧Ｖ_３５は、デッドタイム生成回路６２を介して、トランジスタＱ７のゲートに出力される。

反転回路１０７は、電圧Ｖ_３５を論理反転した電圧Ｖ_４１を出力する。

反転回路１０７が出力する電圧Ｖ_４１は、デッドタイム生成回路６２を介して、トランジスタＱ８のゲートに出力される。

コンパレータ１０２は、三角波信号Ｖ_{ｔｒｉ２＿ｎ}の電圧がノードＮ_２の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３６を出力する。コンパレータ１０２は、ノードＮ_２の電圧が三角波信号Ｖ_{ｔｒｉ２＿ｎ}の電圧よりも高い場合には、ローレベルの電圧Ｖ_３６を出力する。

コンパレータ１０２が出力する電圧Ｖ_３６は、デッドタイム生成回路６２を介して、トランジスタＱ５のゲートに出力される。

反転回路１０８は、電圧Ｖ_３６を論理反転した電圧Ｖ_４２を出力する。

反転回路１０８が出力する電圧Ｖ_４２は、デッドタイム生成回路６２を介して、トランジスタＱ６のゲートに出力される。

コンパレータ１０３は、三角波信号Ｖ_ｔｒｉ３の電圧がノードＮ_３の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３７を出力する。コンパレータ１０３は、ノードＮ_３の電圧が三角波信号Ｖ_ｔｒｉ３の電圧よりも高い場合には、ローレベルの電圧Ｖ_３７を出力する。

コンパレータ１０３が出力する電圧Ｖ_３７は、デッドタイム生成回路６２を介して、トランジスタＱ１１のゲートに出力される。

反転回路１０９は、電圧Ｖ_３７を論理反転した電圧Ｖ_４３を出力する。

反転回路１０９が出力する電圧Ｖ_４３は、デッドタイム生成回路６２を介して、トランジスタＱ１２のゲートに出力される。

コンパレータ１０４は、三角波信号Ｖ_{ｔｒｉ３＿ｎ}の電圧がノードＮ_３の電圧よりも高い場合には、ハイレベルの電圧Ｖ_３８を出力する。コンパレータ１０４は、ノードＮ_３の電圧が三角波信号Ｖ_{ｔｒｉ３＿ｎ}の電圧よりも高い場合には、ローレベルの電圧Ｖ_３８を出力する。

コンパレータ１０４が出力する電圧Ｖ_３８は、デッドタイム生成回路６２を介して、トランジスタＱ９のゲートに出力される。

反転回路１１０は、電圧Ｖ_３８を論理反転した電圧Ｖ_４４を出力する。

反転回路１１０が出力する電圧Ｖ_４４は、デッドタイム生成回路６２を介して、トランジスタＱ１０のゲートに出力される。

（まとめ）
第２の実施の形態の電源装置は、第１の実施の形態の電源装置１と同様の効果に加えて、次の効果を奏する。

第２の実施の形態では、スイッチング制御回路６３は、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを下げるとともに、トランジスタＱ３（Ｑ７、Ｑ１１）のデューティも下げる。

これにより、スイッチング制御回路６３は、トランジスタＱ１（Ｑ５、Ｑ９）の立ち上がりと、トランジスタＱ３（Ｑ７、Ｑ１１）の立ち上がりと、を交互（位相差１８０°の場合、等間隔）にできるので、トランス４１、４２及び４３の１次側電流が大きく変化するタイミングをずらすことができる。

従って、電源装置は、コンデンサ１４に流れるリップル電流を抑制できる。

スイッチング制御回路６３は、トランジスタＱ３（Ｑ７、Ｑ１１）のゲートに入力されるスイッチング信号のデューティを、トランジスタＱ１（Ｑ５、Ｑ９）のゲートに入力されるスイッチング信号のデューティと同じにすると好ましい。

これにより、スイッチング制御回路６３は、スイッチング信号の生成が容易となり、制御が容易となる。

スイッチング制御回路６３は、トランジスタＱ１（Ｑ５、Ｑ９）の位相とトランジスタＱ３（Ｑ７、Ｑ１１）の位相との間の位相差を１８０°にすると好ましい。

これにより、スイッチング制御回路６３は、スイッチング信号の生成が容易となり、制御が容易となる。

本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 電源装置
２ 電源
３、４ 抵抗
５、６、１４ コンデンサ
１１ ブリッジ回路
１２ 変圧回路
１３ 整流回路
１５ 電圧センサ
１６、１７、１８、１９ 電流センサ
２０ 制御回路
３１ 第１相アーム
３２ 第２相アーム
３３ 第３相アーム
４１、４２、４３ トランス
６１、６３ スイッチング制御回路
６２ デッドタイム生成回路

Claims (6)

1. 直列接続された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子を有し、前記第１スイッチング素子の高電位側の一端に第１直流電圧が入力され、前記第２スイッチング素子と前記第３スイッチング素子との接続点に前記第１直流電圧よりも低い第２直流電圧が入力され、前記第４スイッチング素子の低電位側の一端が基準電位に電気的に接続された複数の相のアームを含む、ブリッジ回路と、
   前記アームの出力電圧が入力され共振する複数の相の１次側回路と、前記１次側回路と電磁結合し交流電圧を出力する複数の相の２次側回路と、を含む、変圧回路と、
   前記交流電圧を整流する、整流回路と、
   前記整流回路から出力される電圧を平滑する、平滑回路と、
   第１スイッチング信号と相補的に第２スイッチング信号を変化させ、第３スイッチング信号と相補的に第４スイッチング信号を変化させ、前記平滑回路の電圧が指令値電圧になるように又は前記整流回路から出力される電流が指令値電流になるように、前記第１スイッチング信号から前記第４スイッチング信号までを前記第１スイッチング素子から前記第４スイッチング素子までに出力する、制御回路と、
   を備え、
   前記制御回路は、
   複数の相の内で最も電流が大きい相の前記アームの前記第１スイッチング信号のデューティを標準値よりも小さくする第１制御を行う、
   ことを特徴とする、電源装置。
2. 前記制御回路は、
   複数の相の内で、１次側回路の全相の電流平均値よりも電流が大きい相の前記アームの前記第１スイッチング信号のデューティを前記標準値よりも小さくする、
   ことを特徴とする、請求項１に記載の電源装置。
3. 前記制御回路は、
   複数の相の内で、前記電流平均値よりも電流が大きい相の前記アームの前記第１スイッチング信号のデューティを、前記電流平均値との差に応じたデューティにする、
   ことを特徴とする、請求項２に記載の電源装置。
4. 前記制御回路は、
   前記第１スイッチング信号から前記第４スイッチング信号までが予め定められた周波数以下の第１の場合に、前記第１制御に加えて、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を変更する第２制御を行い、
   前記第１スイッチング信号から前記第４スイッチング信号までが前記予め定められた周波数に達した第２の場合に、前記第１制御に加えて、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を前記予め定められた周波数に維持し、前記第１スイッチング信号のデューティを前記標準値よりも小さくする第３制御を行う、
   ことを特徴とする、請求項１から３のいずれか１項に記載の電源装置。
5. 前記制御回路は、
   前記第１制御の制御対象の相の前記第１スイッチング信号のデューティを、前記第１制御によるデューティと、前記第３制御によるデューティと、の内の小さい方のデューティとする、
   ことを特徴とする、請求項４に記載の電源装置。
6. 前記制御回路は、
   前記第２の場合に、前記第３スイッチング信号のデューティを前記標準値よりも小さくする、
   ことを特徴とする、請求項４又は５に記載の電源装置。