JP7659539B2 - 電子部品 - Google Patents

Description

本開示は、電子部品に関する。

特許文献１は、第１層間絶縁膜上に形成された第１層目金属配線パターンと、第１層目金属配線パターンを覆う第２層間絶縁膜と、第２層間絶縁膜上に形成されたＣｒＳｉ薄膜抵抗体と、ＣｒＳｉ薄膜抵抗体及び第１層目金属配線パターンを電気的に接続する第１導電性プラグとを備えた電機部品を開示している。

特開２００５－２３５９９５号公報

本開示の一実施形態に係る電子部品は、不純物を含む第１絶縁層と、前記第１絶縁層の上に形成された薄膜抵抗と、前記薄膜抵抗と前記第１絶縁層との間の少なくとも一部に形成され、前記不純物の透過を阻害するバリア層とを含む。

本開示の一実施形態に係る電子部品の製造方法は、不活性ガスを用いたスパッタリングによって下側配線層を形成する工程と、前記下側配線層を覆うように第１絶縁層を形成する第１工程と、前記第１絶縁層に含まれる前記不活性ガスの成分の透過を阻害するバリア層を前記第１絶縁層の上に形成する第２工程と、前記バリア層の上に、前記バリア層に少なくとも一部が重なるように薄膜抵抗を形成する第３工程とを含む。

図１は、本開示の第１実施形態に係る電子部品を示す模式的な平面図であって、第１形態例に係る薄膜抵抗が組み込まれた形態を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す領域IVの拡大図である。 図５は、薄膜抵抗を示す平面図である。 図６は、図５に示すVI-VI線に沿う断面図である。 図７Ａは、図２に対応する部分の断面図であって、図１に示す電子部品の製造方法の一例を説明するための断面図である。 図７Ｂは、図７Ａの後の工程を説明するための断面図である。 図７Ｃは、図７Ｂの後の工程を説明するための断面図である。 図７Ｄは、図７Ｃの後の工程を説明するための断面図である。 図７Ｅは、図７Ｄの後の工程を説明するための断面図である。 図７Ｆは、図７Ｅの後の工程を説明するための断面図である。 図７Ｇは、図７Ｆの後の工程を説明するための断面図である。 図７Ｈは、図７Ｇの後の工程を説明するための断面図である。 図７Ｉは、図７Ｈの後の工程を説明するための断面図である。 図７Ｊは、図７Ｉの後の工程を説明するための断面図である。 図７Ｋは、図７Ｊの後の工程を説明するための断面図である。 図７Ｌは、図７Ｋの後の工程を説明するための断面図である。 図７Ｍは、図７Ｌの後の工程を説明するための断面図である。 図７Ｎは、図７Ｍの後の工程を説明するための断面図である。 図７Ｏは、図７Ｎの後の工程を説明するための断面図である。 図７Ｐは、図７Ｏの後の工程を説明するための断面図である。 図７Ｑは、図７Ｐの後の工程を説明するための断面図である。 図７Ｒは、図７Ｑの後の工程を説明するための断面図である。 図７Ｓは、図７Ｒの後の工程を説明するための断面図である。 図７Ｔは、図７Ｓの後の工程を説明するための断面図である。 図７Ｕは、図７Ｔの後の工程を説明するための断面図である。 図８は、本開示の第２実施形態に係る電子部品を示す断面図である。 図９は、本開示におけるバリア層を有しない電子部品を示す断面図である。 図１０は、薄膜抵抗における表面抵抗の面内バラツキを示すグラフである。 図１１は、本開示の第３実施形態に係る電子部品を示す模式的な平面図である。 図１２は、第１実施形態に係る電子部品および第２実施形態に係る電子部品の第１形態例に係る電気的構造を示す回路図である。 図１３は、第１実施形態に係る電子部品および第２実施形態に係る電子部品の第２形態例に係る電気的構造を示す回路図である。

＜本開示の実施形態＞
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。

≪第１実施形態≫
図１は、本開示の第１実施形態に係る電子部品１を示す模式的な平面図であって、第１形態例に係るバリア層１７が組み込まれた形態を示す平面図である。

電子部品１は、導体材料もしくは半導体材料、または、半導体材料の性質等を利用して形成される種々の機能デバイスを含む半導体装置である。電子部品１は、支持基板の一例としての半導体層２を含む。

半導体層２は、直方体形状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを含む。第１主面３は、デバイス形成面である。第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この形態では正方形状）に形成されている。

半導体層２は、Ｓｉ（シリコン）を含むＳｉ半導体層であってもよい。Ｓｉ半導体層は、Ｓｉ半導体基板およびＳｉエピタキシャル層を含む積層構造を有していてもよい。Ｓｉ半導体層は、Ｓｉ半導体基板からなる単層構造を有していてもよい。

半導体層２は、ＳｉＣ（炭化シリコン）を含むＳｉＣ半導体層であってもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有していてもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板からなる単層構造を有していてもよい。

半導体層２は、化合物半導体材料を含む化合物半導体層であってもよい。化合物半導体層は、化合物半導体基板および化合物半導体エピタキシャル層を含む積層構造を有していてもよい。化合物半導体層は、化合物半導体基板からなる単層構造を有していてもよい。

化合物半導体材料は、III-V族化合物半導体材料であってもよい。半導体層２は、III-V族化合物半導体材料の一例としてのＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。

半導体層２は、デバイス領域６および外側領域７を含む。デバイス領域６は、機能デバイスが形成された領域である。デバイス領域６は、半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて設定されている。デバイス領域６は、この形態では平面視においてＬ字形状に形成されている。デバイス領域６の平面形状は、任意であり、図１に示される平面形状に限定されない。

機能デバイスは、第１主面３および／または第１主面３の表層部を利用して形成されている。機能デバイスは、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、半導体受動デバイスを含んでいてもよい。

受動デバイス（半導体受動デバイス）は、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。

半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

機能デバイスは、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。集積回路は、ＳＳＩ（Small Scale Integration）、ＬＳＩ（Large Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）またはＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。

外側領域７は、デバイス領域６の外側の領域である。外側領域７は、機能デバイスを含まない。外側領域７は、この形態では、側面５Ａ～５Ｄおよびデバイス領域６の間の領域に区画されている。外側領域７は、この形態では、平面視において四角形状に形成されている。外側領域７の配置および平面形状は、任意であり、図１に示される配置および平面形状に限定されない。外側領域７は、平面視において第１主面３の中央部に形成されていてもよい。

電子部品１は、抵抗回路１０を含む。この形態では、１つの抵抗回路１０が形成された例について説明するが、複数（２つ以上）の抵抗回路１０が形成されていてもよい。抵抗回路１０は、機能デバイスに電気的に接続されている。

抵抗回路１０は、外側領域７に形成されている。これにより、抵抗回路１０がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が抵抗回路１０に与える電気的な影響を抑制できる。

一例として、抵抗回路１０を外側領域７に配置することにより、デバイス領域６および抵抗回路１０の間の寄生容量を抑制できる。つまり、電子回路のＱ値を向上させて、ノイズの低減を図ることができる。

以下、抵抗回路１０の構造について具体的に説明する。図２は、図１に示すII-II線に沿う断面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。

図２～図４を参照して、電子部品１は、デバイス領域６および外側領域７において、半導体層２の第１主面３の上に形成された絶縁積層構造１２を含む。絶縁積層構造１２は、複数（この形態では４層）の絶縁層が積層された積層構造を有している。

絶縁積層構造１２は、この形態では、半導体層２の第１主面３側からこの順に積層された第１絶縁層１３、第２絶縁層１４、第３絶縁層１５、バリア層１７および第４絶縁層１６を含む。

絶縁積層構造１２における絶縁層の積層数は任意であり、図２に示される積層数に限定されない。したがって、絶縁積層構造１２は、５層未満の絶縁層を含んでいてもよいし、６層以上の絶縁層を含んでいてもよい。

第１～第４絶縁層１３～１６およびバリア層１７は、それぞれ主面を有している。第１～第４絶縁層１３～１６およびバリア層１７の主面は、それぞれ平坦に形成されている。第１～第４絶縁層１３～１６およびバリア層１７の主面は、それぞれ半導体層２の第１主面３に平行に延びている。第１～第４絶縁層１３～１６およびバリア層１７の主面は、それぞれ研削面であってもよい。つまり、第１～第４絶縁層１３～１６およびバリア層１７の主面は、研削痕をそれぞれ有していてもよい。

第１～第４絶縁層１３～１６およびバリア層１７は、酸化シリコン膜および窒化シリコン膜を含む積層構造をそれぞれ有していてもよい。この場合、酸化シリコン膜の上に窒化シリコン膜が形成されていてもよいし、窒化シリコン膜の上に酸化シリコン膜が形成されていてもよい。

第１～第４絶縁層１３～１６およびバリア層１７は、酸化シリコン膜または窒化シリコン膜を含む単層構造をそれぞれ有していてもよい。第１～第４絶縁層１３～１６およびバリア層１７は、同一種からなる絶縁材料によって形成されていることが好ましい。第１～第４絶縁層１３～１６およびバリア層１７は、この形態では、酸化シリコン膜からなる単層構造をそれぞれ有している。

第３絶縁層１５は、例えば、ＨＤＰ－ＣＤＶ（High Density Plasma Chemical Vapor Deposition）により形成された酸化シリコン膜を含む。第３絶縁層１５は不純物を含んでいてもよい。不純物は、例えば金属薄膜や酸化シリコン膜等のスパッタエッチングに用いられる不活性ガスの組成物である。不純物は例えばＡｒ等である。

バリア層１７は、例えば、Ｐ－ＣＤＶ（Plasma Chemical Vapor Deposition）により形成された酸化シリコン膜（ＴＥＯＳ膜）を含む。バリア層１７は、第３絶縁層１５に含まれる不純物の透過を阻害する。なお、バリア層１７は、絶縁材料で形成されている観点から、絶縁バリア層と称してもよいし、単に第１～第４絶縁層１３～１６と区別して、第５絶縁層と称してもよい。また、後述するように、薄膜抵抗３５を支持する層であるため、薄膜抵抗支持層、薄膜抵抗支持絶縁層等と称してもよい。

第１～第４絶縁層１３～１６およびバリア層１７の厚さＴＩは、それぞれ、１００ｎｍ以上３５００ｎｍ以下であってもよい。厚さＴＩは、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、２５００ｎｍ以上３０００ｎｍ以下、または、３０００ｎｍ以上３５００ｎｍ以下であってもよい。厚さＴＩは、それぞれ、１００ｎｍ以上１５００ｎｍ以下であることが好ましい。第１～第４絶縁層１３～１６およびバリア層１７の厚さＴＩは、互いに等しくてもよいし、互いに異なっていてもよい。

絶縁積層構造１２は、第１～第４絶縁層１３～１６およびバリア層１７内に形成された複数の配線を含む。そのことにより、多層配線構造が形成されている。絶縁積層構造１２は、より具体的には、配線回路形成層２１および抵抗回路形成層２２を含む。

配線回路形成層２１は、第１絶縁層１３および第２絶縁層１４を含む。また、配線回路形成層２１は、第１絶縁層１３および第２絶縁層１４に形成された配線回路を含む。配線回路形成層２１の配線回路は、デバイス領域６から外側領域７に引き回されている。配線回路形成層２１の具体的な構造については、後述する。

抵抗回路形成層２２は、配線回路形成層２１の上に形成されている。抵抗回路形成層２２は、第３絶縁層１５および第４絶縁層１６を含む。また、抵抗回路形成層２２は、第３絶縁層１５および第４絶縁層１６に形成された抵抗回路１０を含む。抵抗回路１０は、配線回路形成層２１の配線回路を介してデバイス領域６（機能デバイス）に電気的に接続されている。

例えば、抵抗回路１０は、図１および図２に示すように、薄膜抵抗３５と、第１ビア電極２３および第２ビア電極２４と、第１下側配線層４１および第２下側配線層４２と、第１ロングビア電極８３および第２ロングビア電極８４と、第１上側配線層６１および第２上側配線層６２とを含む。以下詳述する。

図１～図３を参照して、抵抗回路１０は、第１ビア電極２３および第２ビア電極２４を含む。第１ビア電極２３は、第３絶縁層１５およびバリア層１７に埋め込まれ、バリア層１７の主面から露出している。第２ビア電極２４は、第１ビア電極２３から間隔を空けて第３絶縁層１５およびバリア層１７に埋め込まれ、バリア層１７の主面から露出している。

第１ビア電極２３は、この形態では、平面視において円形状に形成されている。第１ビア電極２３の平面形状は任意である。第１ビア電極２３は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。

第１ビア電極２３は、バリア層１７の主面の法線方向に関して、一方側の第１端部２３ａおよび他方側の第２端部２３ｂを含む。第１端部２３ａは、バリア層１７の主面から露出している。第２端部２３ｂは、第３絶縁層１５内に位置している。第１ビア電極２３は、断面視において第１端部２３ａから第２端部２３ｂに向けて幅が狭まる先細り形状に形成されている。

第１端部２３ａは、この形態では、バリア層１７の主面から第４絶縁層１６に向けて突出した第１突出部２３ｃを含む。第１突出部２３ｃは、第１ビア電極２３の主面および側面によって形成されている。

第１ビア電極２３は、本体層２５およびバリア層２６を含む積層構造を有している。本体層２５は、第３絶縁層１５およびバリア層１７に埋め込まれている。本体層２５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層２５は、この形態では、タングステン層２７からなる単層構造を有している。

バリア層２６は、第３絶縁層１５および本体層２５の間に介在されている。バリア層２６は、この形態では、複数の電極層が積層された積層構造を有している。バリア層２６は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層２８およびＴｉＮ層２９を含む。Ｔｉ層２８は、第３絶縁層１５に接している。ＴｉＮ層２９は、本体層２５に接している。バリア層２６は、Ｔｉ層２８またはＴｉＮ層２９からなる単層構造を有していてもよい。

第２ビア電極２４は、この形態では、平面視において円形状に形成されている。第２ビア電極２４の平面形状は任意である。第２ビア電極２４は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。

第２ビア電極２４は、バリア層１７の主面の法線方向に関して、一方側の第１端部２４ａおよび他方側の第２端部２４ｂを含む。第１端部２４ａは、バリア層１７の主面から露出している。第２端部２４ｂは、第３絶縁層１５内に位置している。第２ビア電極２４は、断面視において第１端部２４ａから第２端部２４ｂに向けて幅が狭まる先細り形状に形成されている。

第１端部２４ａは、この形態では、バリア層１７の主面から第４絶縁層１６に向けて突出した第２突出部２４ｃを含む。第２突出部２４ｃは、第２ビア電極２４の主面および側面によって形成されている。

第２ビア電極２４は、本体層３０およびバリア層３１を含む積層構造を有している。本体層３０は、第３絶縁層１５およびバリア層１７に埋め込まれている。本体層３０は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層３０は、この形態では、タングステン層３２からなる単層構造を有している。

バリア層３１は、第３絶縁層１５および本体層３０の間に介在されている。バリア層３１は、この形態では、複数の電極層が積層された積層構造を有している。バリア層３１は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層３３およびＴｉＮ層３４を含む。Ｔｉ層３３は、第３絶縁層１５に接している。ＴｉＮ層３４は、本体層３０に接している。バリア層３１は、Ｔｉ層３３またはＴｉＮ層３４からなる単層構造を有していてもよい。

図２～図４を参照して、抵抗回路１０は、絶縁積層構造１２内に形成された薄膜抵抗３５を含む。薄膜抵抗３５は、抵抗回路形成層２２に形成されている。つまり、薄膜抵抗３５は、第１主面３の上に形成されている。薄膜抵抗３５は、より具体的には、第１主面３から絶縁積層構造１２の積層方向に間隔を空けて形成されている。

薄膜抵抗３５は、外側領域７に形成されている。これにより、薄膜抵抗３５がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が薄膜抵抗３５に与える電気的な影響を抑制できる。一例として、デバイス領域６および薄膜抵抗３５の間の寄生容量を抑制できる。つまり、電子回路のＱ値を向上させて、ノイズの低減を図ることができる。

薄膜抵抗３５は、より具体的には、バリア層１７および第４絶縁層１６の間の領域に介在されている。薄膜抵抗３５は、バリア層１７の主面の上に膜状に形成されている。薄膜抵抗３５は、バリア層１７の主面を専有している。バリア層１７の主面の上には、デバイス領域６および外側領域７において薄膜抵抗３５以外の膜状または層状の配線は形成されていない。

図２を参照して、バリア層１７は、薄膜抵抗３５の全体に重なっている。この場合、バリア層１７は、第３絶縁層１５の全体を覆っていてもよい。バリア層１７は、薄膜抵抗３５と第３絶縁層１５との間の少なくとも一部に介在されていればよい。したがって、バリア層１７は、薄膜抵抗３５の一部にのみ重なる構成でもよい。バリア層１７は不純物の透過を阻害するので、このバリア層１７を薄膜抵抗３５と第３絶縁層１５との間に介在させることによって、薄膜抵抗３５は不純物の影響を受けにくくなる。

図５は、薄膜抵抗３５を示す平面図である。図６は、図５に示すVI-VI線に沿う断面図である。図５および図６を参照して、薄膜抵抗３５は、第１ビア電極２３および第２ビア電極２４に跨るように形成されている。これにより、薄膜抵抗３５は、第１ビア電極２３および第２ビア電極２４に電気的に接続されている。薄膜抵抗３５は、この形態では、平面視において四角形状（より具体的には長方形状）に形成されている。薄膜抵抗３５の平面形状は、任意であり、四角形状に限定されない。

薄膜抵抗３５は、一方側の第１端部３５ａ、他方側の第２端部３５ｂ、ならびに、第１端部３５ａおよび第２端部３５ｂを接続する接続部３５ｃを含む。第１端部３５ａは、第１ビア電極２３を被覆している。第１端部３５ａは、より具体的には、第１ビア電極２３の第１端部２３ａ（第１突出部２３ｃ）を被覆している。第１端部３５ａは、第１ビア電極２３の主面および側面に沿って膜状に形成されている。

第２端部３５ｂは、第２ビア電極２４を被覆している。第２端部３５ｂは、より具体的には、第２ビア電極２４の第１端部２４ａ（第２突出部２４ｃ）を被覆している。第２端部３５ｂは、第２ビア電極２４の主面および側面に沿って膜状に形成されている。

接続部３５ｃは、第１端部３５ａおよび第２端部３５ｂの間の領域を帯状に延びている。接続部３５ｃは、この形態では、第１端部３５ａおよび第２端部３５ｂを結ぶ直線に沿って帯状に延びている。第１端部３５ａ、第２端部３５ｂおよび接続部３５ｃは、この形態では、一様な幅で形成されている。

薄膜抵抗３５は、クロム珪化物を含む。薄膜抵抗３５は、この形態では、結晶化したクロム珪化物を含む。薄膜抵抗３５は、いわゆる、金属珪化物薄膜抵抗である。金属珪化物薄膜抵抗からなる薄膜抵抗３５によれば、導電性ポリシリコン等と異なり、薄膜化および平面面積の縮小を適切に図ることができる。

これにより、平坦性を確保しながら、バリア層１７および第４絶縁層１６の間の領域に薄膜抵抗３５を適切に介在させることができる。また、薄膜抵抗３５の平面面積を適切に縮小できるから、デザインルールを緩和できる。これにより、薄膜抵抗３５を外側領域７に適切に配置できる。よって、薄膜抵抗３５およびデバイス領域６の相互間における電気的影響を適切に抑制できる。

薄膜抵抗３５は、クロム珪化物の一例として、ＣｒＳｉ、ＣｒＳｉ２、ＣｒＳｉＮおよびＣｒＳｉＯのうちの少なくとも１種を含んでいてもよい。ＣｒＳｉＮは、クロム窒化物でもある。ＣｒＳｉＯは、クロム酸化物でもある。薄膜抵抗３５は、この形態では、ＣｒＳｉからなる。

薄膜抵抗３５は、１μｍ以下の厚さＴＲを有している。厚さＴＲは、５００ｎｍ以下であることが好ましい。厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であることがさらに好ましい。厚さＴＲは、０．１ｎｍ以上５ｎｍ以下、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上２０ｎｍ以下、２０ｎｍ以上４０ｎｍ以下、４０ｎｍ以上６０ｎｍ以下、６０ｎｍ以上８０ｎｍ以下、または、８０ｎｍ以上１００ｎｍ以下であってもよい。厚さＴＲは、１ｎｍ以上５ｎｍ以下であることが最も好ましい。

薄膜抵抗３５のシート抵抗値ＲＴは、１００Ω／□以上５００００Ω／□以下であってもよい。シート抵抗値ＲＴは、１００Ω／□以上５０００Ω／□以下、５０００Ω／□以上１００００Ω／□以下、１００００Ω／□以上１５０００Ω／□以下、１５０００Ω／□以上２００００Ω／□以下、２００００Ω／□以上２５０００Ω／□以下、２５０００Ω／□以上３００００Ω／□以下、３００００Ω／□以上３５０００Ω／□以下、３５０００Ω／□以上４００００Ω／□以下、４００００Ω／□以上４５０００Ω／□以下、または、４５０００Ω／□以上５００００Ω／□以下であってもよい。

薄膜抵抗３５の総重量に対するクロムの含有量は、５重量％以上５０重量％以下であってもよい。Ｃｒの含有量は、５重量％以上１０重量％以下、１０重量％以上２０重量％以下、２０重量％以上３０重量％以下、３０重量％以上４０重量％以下、または、４０重量％５０重量％以下であってもよい。

図５を参照して、薄膜抵抗３５はトリミング痕３８を含む。図５および図６では、トリミング痕３８がドット状のハッチングによって示されている。

トリミング痕３８は、薄膜抵抗３５（クロム珪化物）の一部が消失した領域である。トリミング痕３８は、より具体的には、薄膜抵抗３５（クロム珪化物）の一部がレーザ照射法によって消失したレーザ加工痕である。

トリミング痕３８は、この形態では、薄膜抵抗３５の接続部３５ｃに形成されている。トリミング痕３８は、第１端部３５ａおよび第２端部３５ｂのいずれか一方または双方に形成されていてもよい。

トリミング痕３８は、薄膜抵抗３５が延びる方向に交差する方向に延びている。トリミング痕３８は、この形態では、薄膜抵抗３５が延びる方向に直交する方向に延びている。トリミング痕３８は、薄膜抵抗３５が延びる方向に延びていてもよい。

図２～図４を再度参照して、抵抗回路１０は、薄膜抵抗３５を被覆する保護層４０を含む。保護層４０は、バリア層１７および第４絶縁層１６の間の領域に介在し、薄膜抵抗３５を被覆している。保護層４０は、より具体的には、薄膜抵抗３５の表面に沿って膜状に形成されている。保護層４０は、さらにトリミング痕３８を被覆している。

保護層４０は、薄膜抵抗３５の平面形状に整合する平面形状を有している。保護層４０は、薄膜抵抗３５の側面に連なる側面を有していてもよい。保護層４０の側面は、薄膜抵抗３５の側面に面一に形成されていてもよい。

保護層４０は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。この場合、酸化シリコン層の上に窒化シリコン層が形成されていてもよいし、窒化シリコン層の上に酸化シリコン層が形成されていてもよい。保護層４０は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。保護層４０は、この形態では、酸化シリコン層からなる単層構造を有している。

保護層４０の厚さは、１ｎｍ以上５μｍ以下であってもよい。保護層４０の厚さは、１ｎｍ以上１０ｎｍ以下、１０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、または、８００ｎｍ以上１μｍ以下であってもよい。

保護層４０の厚さは、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。

保護層４０の厚さは、薄膜抵抗３５の厚さＴＲ以上であることが好ましい。薄膜抵抗３５の厚さＴＲ以上の厚さを有する保護層４０によれば、薄膜抵抗３５に形成された隆起を適切に埋めることができる。

抵抗回路１０は、第１下側配線層４１および第２下側配線層４２を含む。第１下側配線層４１は、第３絶縁層１５内に形成されている。第１下側配線層４１は、より具体的には、配線回路形成層２１（第２絶縁層１４）の上に形成され、第３絶縁層１５によって被覆されている。第１下側配線層４１は、第１ビア電極２３を介して薄膜抵抗３５に電気的に接続されている。

第２下側配線層４２は、第３絶縁層１５内に形成されている。第２下側配線層４２は、より具体的には、配線回路形成層２１（第２絶縁層１４）の上に形成され、第３絶縁層１５によって被覆されている。第２下側配線層４２は、第１下側配線層４１から間隔を空けて形成されている。第２下側配線層４２は、第２ビア電極２４を介して薄膜抵抗３５に電気的に接続されている。

これにより、薄膜抵抗３５は、第１下側配線層４１および第２下側配線層４２に直列接続されている。薄膜抵抗３５は、平面視において第１下側配線層４１および第２下側配線層４２を結ぶライン上に形成されている。薄膜抵抗３５は、この形態では、平面視において第１下側配線層４１および第２下側配線層４２の間の領域を直線状に延びている。

第１下側配線層４１および第２下側配線層４２は、第１厚さＴＬ１をそれぞれ有している。第１厚さＴＬ１は、１００ｎｍ以上３０００ｎｍ以下であってもよい。第１厚さＴＬ１は、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、または、２５００ｎｍ以上３０００ｎｍ以下であってもよい。

第１厚さＴＬ１は、１００ｎｍ以上１５００ｎｍ以下であることが好ましい。第１下側配線層４１の第１厚さＴＬ１および第２下側配線層４２の第１厚さＴＬ１は、互いに異なっていてもよい。第１下側配線層４１の第１厚さＴＬ１および第２下側配線層４２の第１厚さＴＬ１は、互いに等しいことが好ましい。

図１および図３を参照して、第１下側配線層４１は、一方側の第１端部４１ａ、他方側の第２端部４１ｂ、ならびに、第１端部４１ａおよび第２端部４１ｂを接続する接続部４１ｃを含む。第１端部４１ａは、平面視において薄膜抵抗３５の第１端部３５ａに重なっている。第１端部４１ａは、第１ビア電極２３を介して薄膜抵抗３５の第１端部３５ａに電気的に接続されている。

第２端部４１ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部４１ｂは、この形態では、外側領域７に位置している。接続部４１ｃは、平面視において第１端部４１ａおよび第２端部４１ｂの間の領域を帯状に延びている。接続部４１ｃは、この形態では、第１端部４１ａおよび第２端部４１ｂを結ぶ直線に沿って帯状に延びている。

第１下側配線層４１は、この形態では、複数の電極層が積層された積層構造を有している。第１下側配線層４１は、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層４３、本体層４４および第２バリア層４５を含む。

第１バリア層４３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層４６およびＴｉＮ層４７を含む積層構造を有している。第１バリア層４３は、Ｔｉ層４６またはＴｉＮ層４７からなる単層構造を有していてもよい。

本体層４４は、第１バリア層４３の抵抗値および第２バリア層４５の抵抗値未満の抵抗値を有している。本体層４４は、第１バリア層４３の厚さおよび第２バリア層４５の厚さを超える厚さを有している。本体層４４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層４４は、この形態では、ＡｌＣｕ合金層４８からなる単層構造を有している。

第２バリア層４５は、この形態では、本体層４４の上からこの順に積層されたＴｉ層４９およびＴｉＮ層５０を含む積層構造を有している。第２バリア層４５は、Ｔｉ層４９またはＴｉＮ層５０からなる単層構造を有していてもよい。

図４を参照して、第２下側配線層４２は、一方側の第１端部４２ａ、他方側の第２端部４２ｂ、ならびに、第１端部４２ａおよび第２端部４２ｂを接続する接続部４２ｃを含む。第１端部４２ａは、平面視において薄膜抵抗３５の第２端部３５ｂに重なっている。第１端部４２ａは、第２ビア電極２４を介して薄膜抵抗３５の第２端部３５ｂに電気的に接続されている。

第２端部４２ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部４２ｂは、この形態では、外側領域７に位置している。接続部４２ｃは、平面視において第１端部４２ａおよび第２端部４２ｂの間の領域を帯状に延びている。接続部４２ｃは、この形態では、第１端部４２ａおよび第２端部４２ｂを結ぶ直線に沿って帯状に延びている。

第２下側配線層４２は、この形態では、複数の電極層が積層された積層構造を有している。第２下側配線層４２は、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層５３、本体層５４および第２バリア層５５を含む。

第１バリア層５３は、この形態では、配線回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層５６およびＴｉＮ層５７を含む積層構造を有している。第１バリア層５３は、Ｔｉ層５６またはＴｉＮ層５７からなる単層構造を有していてもよい。

本体層５４は、第１バリア層５３の抵抗値および第２バリア層５５の抵抗値未満の抵抗値を有している。本体層５４は、第１バリア層５３の厚さおよび第２バリア層５５の厚さを超える厚さを有している。本体層５４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層５４は、この形態では、ＡｌＣｕ合金層５８からなる単層構造を有している。

第２バリア層５５は、この形態では、本体層５４の上からこの順に積層されたＴｉ層５９およびＴｉＮ層６０を含む積層構造を有している。第２バリア層５５は、Ｔｉ層５９またはＴｉＮ層６０からなる単層構造を有していてもよい。

図２～図４を参照して、第３絶縁層１５は、第１下側配線層４１および第２下側配線層４２の形状が反映された段差状の表面を有する。すなわち、第３絶縁層１５は、主面となる第１面１５ａと、第１下側配線層４１および第２下側配線層４２の間の領域１５ｃにおいて第１面１５ａから窪んだ凹部１５ｂとを有する。バリア層１７は、凹部１５ｂに埋め込まれた第１部分１７ａと、第１部分１７ａの上部から第３絶縁層１５の第１面１５ａに沿って形成された第２部分１７ｂとを有していてもよい。他の言い方では、バリア層１７は、第１下側配線層４１および第２下側配線層４２の間の領域１５ｃで周囲よりも厚くなっている。

凹部１５ｂは、底面１５ｄと、底面１５ｄと第１面１５ａとを繋ぐ傾斜面１５ｅとを有している。底面１５ｄは、第１下側配線層４１の上面および第２下側配線層４２の上面よりも上に形成されている。図３を参照して、凹部１５ｂは、第１下側配線層４１の第１端部４１ａに部分的にオーバーラップしていてもよい。また、図４を参照して、凹部１５ｂは、第２下側配線層４２の第１端部４２ａに部分的にオーバーラップしていてもよい。

抵抗回路１０は、第１上側配線層６１および第２上側配線層６２を含む。第１上側配線層６１は、第４絶縁層１６の上に形成されている。第１上側配線層６１は、絶縁積層構造１２の最上配線層の１つを形成している。第１上側配線層６１は、第１下側配線層４１に電気的に接続されている。

第２上側配線層６２は、第１上側配線層６１から間隔を空けて第４絶縁層１６の上に形成されている。第２上側配線層６２は、絶縁積層構造１２の最上配線層の１つを形成している。第２上側配線層６２は、第２下側配線層４２に電気的に接続されている。

これにより、薄膜抵抗３５は、第１下側配線層４１を介して第１上側配線層６１に電気的に接続されている。また、薄膜抵抗３５は、第２下側配線層４２を介して第２上側配線層６２に電気的に接続されている。薄膜抵抗３５は、第１下側配線層４１および第２下側配線層４２を介して第１上側配線層６１および第２上側配線層６２に直列接続されている。

図１を参照して、第１上側配線層６１は、平面視において薄膜抵抗３５から間隔を空けて形成されている。第１上側配線層６１は、平面視において薄膜抵抗３５に重なっていない。薄膜抵抗３５の全体は、平面視において第１上側配線層６１から露出している。

第２上側配線層６２は、平面視において薄膜抵抗３５から間隔を空けて形成されている。第２上側配線層６２は、平面視において薄膜抵抗３５に重なっていない。薄膜抵抗３５の全体は、平面視において第２上側配線層６２から露出している。

つまり、薄膜抵抗３５は、平面視において第１上側配線層６１および第２上側配線層６２の間の領域に形成されている。これにより、薄膜抵抗３５および第１上側配線層６１の間の領域において寄生容量を抑制できる。また、薄膜抵抗３５および第２上側配線層６２の間の領域において寄生容量を抑制できる。

薄膜抵抗３５は、この形態では、平面視において第１上側配線層６１および第２上側配線層６２から間隔を空けて形成されている。これにより、薄膜抵抗３５および第１上側配線層６１の間の領域において寄生容量を適切に抑制できる。

第１上側配線層６１および第２上側配線層６２は、第２厚さＴＬ２をそれぞれ有している。第２厚さＴＬ２は、第１厚さＴＬ１以上（ＴＬ１≦ＴＬ２）である。第２厚さＴＬ２は、より具体的には、第１厚さＴＬ１を超えている（ＴＬ１＜ＴＬ２）。

第２厚さＴＬ２は、１００ｎｍ以上１５０００ｎｍ以下であってもよい。第２厚さＴＬ２は、１００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上３０００ｎｍ以下、３０００ｎｍ以上４５００ｎｍ以下、４５００ｎｍ以上６０００ｎｍ以下、６０００ｎｍ以上７５００ｎｍ以下、７５００ｎｍ以上９０００ｎｍ以下、９０００ｎｍ以上１０５００ｎｍ以下、１０５００ｎｍ以上１２０００ｎｍ以下、１２０００ｎｍ以上１３５００ｎｍ以下、また、１３５００ｎｍ以上１５０００ｎｍ以下であってもよい。

第１上側配線層６１の第２厚さＴＬ２および第２上側配線層６２の第２厚さＴＬ２は、互いに異なっていてもよい。第１上側配線層６１の第２厚さＴＬ２および第２上側配線層６２の第２厚さＴＬ２は、互いに等しいことが好ましい。

図１および図３を参照して、第１上側配線層６１は、一方側の第１端部６１ａ、他方側の第２端部６１ｂ、ならびに、第１端部６１ａおよび第２端部６１ｂを接続する接続部６１ｃを含む。第１端部６１ａは、平面視において第１下側配線層４１の第１端部４１ａに重なる領域に位置している。

第２端部６１ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部６１ｂは、この形態では、平面視においてデバイス領域６に位置している。第２端部６１ｂは、外側領域７に位置していてもよい。接続部６１ｃは、平面視において第１端部６１ａおよび第２端部６１ｂの間の領域を帯状に延びている。接続部６１ｃは、この形態では、第１端部６１ａおよび第２端部６１ｂを結ぶ直線に沿って帯状に延びている。

第１上側配線層６１は、この形態では、複数の電極層が積層された積層構造を有している。第１上側配線層６１は、抵抗回路形成層２２（第４絶縁層１６）の上からこの順に積層された第１バリア層６３、本体層６４および第２バリア層６５を含む。

第１バリア層６３は、この形態では、抵抗回路形成層２２（第４絶縁層１６）の上からこの順に積層されたＴｉ層６６およびＴｉＮ層６７を含む積層構造を有している。第１バリア層６３は、Ｔｉ層６６またはＴｉＮ層６７からなる単層構造を有していてもよい。

本体層６４は、第１バリア層６３の抵抗値および第２バリア層６５の抵抗値未満の抵抗値を有している。本体層６４は、第１バリア層６３の厚さおよび第２バリア層６５の厚さを超える厚さを有している。本体層６４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層６４は、この形態では、ＡｌＣｕ合金層６８からなる単層構造を有している。

第２バリア層６５は、この形態では、本体層６４の上からこの順に積層されたＴｉ層６９およびＴｉＮ層７０を含む積層構造を有している。第２バリア層６５は、Ｔｉ層６９またはＴｉＮ層７０からなる単層構造を有していてもよい。

図１および図４を参照して、第２上側配線層６２は、一方側の第１端部６２ａ、他方側の第２端部６２ｂ、ならびに、第１端部６２ａおよび第２端部６２ｂを接続する接続部６２ｃを含む。第１端部６２ａは、平面視において第２下側配線層４２の第２端部４２ｂに重なる領域に位置している。

第２端部６２ｂは、平面視において薄膜抵抗３５外の領域に位置している。第２端部６２ｂは、この形態では、平面視においてデバイス領域６に位置している。第２端部６２ｂは、平面視において外側領域７に位置していてもよい。接続部６２ｃは、平面視において第１端部６２ａおよび第２端部６２ｂの間の領域を帯状に延びている。接続部６２ｃは、この形態では、第１端部６２ａおよび第２端部６２ｂを結ぶ直線に沿って帯状に延びている。

一方、第２上側配線層６２は、この形態では、複数の電極層が積層された積層構造を有している。第２上側配線層６２は、抵抗回路形成層２２（第４絶縁層１６）の上からこの順に積層された第１バリア層７３、本体層７４および第２バリア層７５を含む。

第１バリア層７３は、この形態では、抵抗回路形成層２２（第４絶縁層１６）の上からこの順に積層されたＴｉ層７６およびＴｉＮ層７７を含む積層構造を有している。第１バリア層７３は、Ｔｉ層７６またはＴｉＮ層７７からなる単層構造を有していてもよい。

本体層７４は、第１バリア層７３の抵抗値および第２バリア層７５の抵抗値未満の抵抗値を有している。本体層７４は、第１バリア層７３の厚さおよび第２バリア層７５の厚さを超える厚さを有している。本体層７４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層７４は、この形態では、ＡｌＣｕ合金層７８からなる単層構造を有している。

第２バリア層７５は、この形態では、本体層７４の上からこの順に積層されたＴｉ層７９およびＴｉＮ層８０を含む積層構造を有している。第２バリア層７５は、Ｔｉ層７９またはＴｉＮ層８０からなる単層構造を有していてもよい。

図１～図４を参照して、抵抗回路１０は、第１ロングビア電極８３および第２ロングビア電極８４を含む。第１ロングビア電極８３は、第１下側配線層４１および第１上側配線層６１に電気的に接続されている。第２ロングビア電極８４は、第２下側配線層４２および第２上側配線層６２に電気的に接続されている。

これにより、薄膜抵抗３５は、第１ビア電極２３、第１下側配線層４１および第１ロングビア電極８３を介して第１上側配線層６１に電気的に接続されている。または、薄膜抵抗３５は、第２ビア電極２４、第２下側配線層４２および第２ロングビア電極８４を介して第２上側配線層６２に電気的に接続されている。

第１ロングビア電極８３は、薄膜抵抗３５の側方に形成されている。第１ロングビア電極８３は、この形態では、第１ビア電極２３および第２ビア電極２４を結ぶ直線上に位置している。

第２ロングビア電極８４は、第１ロングビア電極８３から間隔を空けて薄膜抵抗３５の側方に形成されている。第２ロングビア電極８４は、この形態では、薄膜抵抗３５を挟んで第１ロングビア電極８３に対向している。第２ロングビア電極８４は、第１ビア電極２３および第２ビア電極２４を結ぶ直線上に位置している。

これにより、薄膜抵抗３５は、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。薄膜抵抗３５は、第１ビア電極２３、第２ビア電極２４、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。薄膜抵抗３５は、この形態では、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線に沿って延びている。

第１ロングビア電極８３は、この形態では、平面視において円形状に形成されている。第１ロングビア電極８３の平面形状は任意である。第１ロングビア電極８３は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。

第１ロングビア電極８３は、側方から見て第３絶縁層１５の主面の法線方向に薄膜抵抗３５を横切っている。第１ロングビア電極８３は、第３絶縁層１５、バリア層１７および第４絶縁層１６を貫通し、これら第３絶縁層１５、バリア層１７および第４絶縁層１６に埋め込まれている。第１ロングビア電極８３は、第４絶縁層１６の主面から露出している。

第１ロングビア電極８３は、第３絶縁層１５の主面の法線方向に関して、一方側の第１端部８３ａおよび他方側の第２端部８３ｂを含む。第１端部８３ａは、第４絶縁層１６の主面から露出している。第１端部８３ａは、第１上側配線層６１の第１端部６１ａに電気的に接続されている。

第２端部８３ｂは、第３絶縁層１５内に位置している。第２端部８３ｂは、第１下側配線層４１の第２端部４１ｂに電気的に接続されている。第１ロングビア電極８３は、断面視において第１端部８３ａから第２端部８３ｂに向けて幅が狭まる先細り形状に形成されている。

第１ロングビア電極８３は、薄膜抵抗３５に対して第３絶縁層１５側に位置する下側部分８３ｃ、および、薄膜抵抗３５に対して第４絶縁層１６側に位置する上側部分８３ｄを有している。第３絶縁層１５の主面の法線方向に関して、上側部分８３ｄの長さは、下側部分８３ｃの長さ以上である。上側部分８３ｄの長さは、より具体的には、下側部分８３ｃの長さを超えている。

第１ロングビア電極８３は、本体層８５およびバリア層８６を含む積層構造を有している。本体層８５は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層８５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。第１ロングビア電極８３は、この形態では、タングステン層８７からなる単層構造を有している。

バリア層８６は、本体層８５および第３絶縁層１５、ならびに、本体層８５および第４絶縁層１６の間に介在されている。バリア層８６は、この形態では、複数の電極層が積層された積層構造を有している。バリア層８６は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層８８およびＴｉＮ層８９を含む。

Ｔｉ層８８は、第３絶縁層１５および第４絶縁層１６に接している。ＴｉＮ層８９は、本体層８５に接している。バリア層８６は、Ｔｉ層８８またはＴｉＮ層８９からなる単層構造を有していてもよい。

第２ロングビア電極８４は、この形態では平面視において円形状に形成されている。第２ロングビア電極８４の平面形状は任意である。第２ロングビア電極８４は、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。

一方、第２ロングビア電極８４は、側方から見て第３絶縁層１５の主面の法線方向に薄膜抵抗３５を横切っている。第２ロングビア電極８４は、第３絶縁層１５、バリア層１７および第４絶縁層１６を貫通し、これら第３絶縁層１５、バリア層１７および第４絶縁層１６に埋め込まれている。第２ロングビア電極８４は、第４絶縁層１６の主面から露出している。

第２ロングビア電極８４は、第３絶縁層１５の主面の法線方向に関して、一方側の第１端部８４ａおよび他方側の第２端部８４ｂを含む。第１端部８４ａは、第４絶縁層１６の主面から露出している。第１端部８４ａは、第２上側配線層６２の第１端部６２ａに電気的に接続されている。

第２端部８４ｂは、第３絶縁層１５内に位置している。第２端部８４ｂは、第２下側配線層４２の第２端部４２ｂに電気的に接続されている。第２ロングビア電極８４は、断面視において第１端部８４ａから第２端部８４ｂに向けて幅が狭まる先細り形状に形成されている。

第２ロングビア電極８４は、薄膜抵抗３５に対して第３絶縁層１５側に位置する下側部分８４ｃ、および、薄膜抵抗３５に対して第４絶縁層１６側に位置する上側部分８４ｄを有している。第３絶縁層１５の主面の法線方向に関して、上側部分８４ｄの長さは、下側部分８４ｃの長さ以上である。上側部分８４ｄの長さは、より具体的には、下側部分８４ｃの長さを超えている。

第２ロングビア電極８４は、本体層９０およびバリア層９１を含む積層構造を有している。本体層９０は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層９０は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。第２ロングビア電極８４は、この形態では、タングステン層９２からなる単層構造を有している。

バリア層９１は、本体層９０および第３絶縁層１５、ならびに、本体層９０および第４絶縁層１６の間に介在されている。バリア層９１は、この形態では、複数の電極層が積層された積層構造を有している。バリア層９１は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層９３およびＴｉＮ層９４を含む。

Ｔｉ層９３は、第３絶縁層１５および第４絶縁層１６に接している。ＴｉＮ層９４は、本体層９０に接している。バリア層９１は、Ｔｉ層９３またはＴｉＮ層９４からなる単層構造を有していてもよい。

図２を参照して、配線回路形成層２１は、機能デバイスおよび薄膜抵抗３５を電気的に接続する配線９５を含む。配線９５は、第１絶縁層１３および第２絶縁層１４内に選択的に形成され、デバイス領域６から外側領域７に引き回されている。

配線９５は、より具体的には、デバイス領域６において機能デバイスに電気的に接続された１つまたは複数の接続配線層９６を含む。１つまたは複数の接続配線層９６は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続配線層９６が第１絶縁層１３の上に形成された例が示されている。

１つまたは複数の接続配線層９６は、デバイス領域６から外側領域７に選択的に引き回されている。接続配線層９６は、第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の積層構造を有している。接続配線層９６についての具体的に説明は省略する。

配線９５は、１つまたは複数の接続ビア電極９７を含む。１つまたは複数の接続ビア電極９７は、１つまたは複数の接続配線層９６を任意の第１下側配線層４１（第２下側配線層４２）や任意の第１上側配線層６１（第２上側配線層６２）に接続する。

１つまたは複数の接続ビア電極９７は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続ビア電極９７によって１つの接続配線層９６が第１下側配線層４１に接続された例が示されている。

接続ビア電極９７は、第１ビア電極２３（第２ビア電極２４）や第１ロングビア電極８３（第２ロングビア電極８４）と同様の積層構造を有している。接続ビア電極９７についての具体的に説明は省略する。

第１上側配線層６１の第２端部６１ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。第２上側配線層６２の第２端部６２ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。

図２を参照して、絶縁積層構造１２の上には最上絶縁層１０１が形成されている。最上絶縁層１０１は、第１上側配線層６１および第２上側配線層６２を被覆している。最上絶縁層１０１は、平面視において第１上側配線層６１および第１ロングビア電極８３の接続部を被覆している。最上絶縁層１０１は、平面視において第２上側配線層６２および第２ロングビア電極８４の接続部を被覆している。

外側領域７において最上絶縁層１０１には、第１パッド開口１０２および第２パッド開口１０３が形成されている。第１パッド開口１０２は、第１上側配線層６１の一部の領域を第１パッド領域１０４として露出させている。第１パッド開口１０２は、より具体的には、第１上側配線層６１において第１上側配線層６１および第１ロングビア電極８３の接続部以外の領域を第１パッド領域１０４として露出させている。

第２パッド開口１０３は、第２上側配線層６２の一部の領域を第２パッド領域１０５として露出させている。第２パッド開口１０３は、より具体的には、第２上側配線層６２において第２上側配線層６２および第２ロングビア電極８４の接続部以外の領域を第２パッド領域１０５として露出させている。

最上絶縁層１０１は、この形態では、パッシベーション層１０６および樹脂層１０７を含む積層構造を有している。図１では、明瞭化のため、樹脂層１０７がハッチングによって示されている。

パッシベーション層１０６は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。この場合、酸化シリコン層の上に窒化シリコン層が形成されていてもよいし、窒化シリコン層の上に酸化シリコン層が形成されていてもよい。

パッシベーション層１０６は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層１０６は、絶縁積層構造１２とは異なる種からなる絶縁材料によって形成されていることが好ましい。パッシベーション層１０６は、この形態では、窒化シリコン層からなる単層構造を有している。

樹脂層１０７は、感光性樹脂を含んでいてもよい。感光性樹脂は、ポジティブタイプまたはネガティブタイプであってもよい。樹脂層１０７は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層１０７は、ポリアミドまたはポリベンゾオキサゾールからなることが好ましい。

第１ビア電極２３、第１下側配線層４１、第１ロングビア電極８３および第１上側配線層６１は、薄膜抵抗３５に接続される第１配線を形成している。第１配線の一端（第１ビア電極２３）は、絶縁積層構造１２内において薄膜抵抗３５に接続され、第１配線の他端（第１上側配線層６１）は外部に露出する外部端子となる。

第２ビア電極２４、第２下側配線層４２、第２ロングビア電極８４および第２上側配線層６２は、薄膜抵抗３５に接続される第２配線を形成している。第２配線の一端（第２ビア電極２４）は、絶縁積層構造１２内において薄膜抵抗３５に接続され、第２配線の他端（第２上側配線層６２）は外部に露出する外部端子となる。第１配線に高電圧が印加され、第２配線に低電圧が印加されてもよい。第１配線に低電圧が印加され、第２配線に高電圧が印加されてもよい。

以上、電子部品１は、不純物を含む第３絶縁層１５（第１絶縁層）と、第３絶縁層１５の上に形成された薄膜抵抗３５と、薄膜抵抗３５と第３絶縁層１５との間の少なくとも一部に介在されて、不純物の透過を阻害するバリア層１７とを含む。

この電子部品１によれば、バリア層１７が第３絶縁層１５に含まれる不純物の透過を阻害するため、第３絶縁層１５から薄膜抵抗３５への不純物の移動を抑制することができる。その結果、薄膜抵抗３５の表面抵抗が不純物の影響を受けにくくなるので、その表面抵抗の面内バラツキを低減することができる。

バリア層１７は、薄膜抵抗３５の全体に重なっている。これにより、薄膜抵抗３５の全体に亘って、第３絶縁層１５から薄膜抵抗３５への不純物の移動が抑制されるので、薄膜抵抗３５における表面抵抗の面内バラツキをより顕著に低減できる。

不純物はＡｒを含む。これにより、不活性ガスにＡｒを用いて第３絶縁層１５を形成でき、かつ、その第３絶縁層１５の上に、表面抵抗の面内バラツキが低減された薄膜抵抗３５を形成することができる。

図７Ａ～図７Ｕは、図１に示す電子部品１の製造方法の一例を説明するための断面図である。図７Ａ～図７Ｕは、図２に対応する部分の断面図である。

図１０Ａを参照して、半導体層２が用意される。半導体層２は、デバイス領域６および外側領域７を含む。次に、半導体層２の第１主面３の上に、絶縁積層構造１２の配線回路形成層２１が形成される。配線回路形成層２１は、第１絶縁層１３、第２絶縁層１４、１つまたは複数の接続配線層９６、および、１つまたは複数の接続ビア電極９７を含む。配線回路形成層２１の形成工程についての説明は省略する。

次に、図７Ｂを参照して、第１下側配線層４１および第２下側配線層４２のベースとなる第１ベース配線層１１１が、配線回路形成層２１の上に形成される。第１ベース配線層１１１の形成工程は、配線回路形成層２１の上からこの順に第１バリア層１１２、本体層１１３および第２バリア層１１４を形成する工程を含む。

第１バリア層１１２の形成工程は、配線回路形成層２１の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１１３の形成工程は、第１バリア層１１２の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。

第２バリア層１１４の形成工程は、本体層１１３の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。

次に、図７Ｃを参照して、所定パターンを有するマスク１１５が、第１ベース配線層１１１の上に形成される。マスク１１５は、第１ベース配線層１１１における第１下側配線層４１および第２下側配線層４２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１１６を有している。

次に、第１ベース配線層１１１の不要な部分が、マスク１１５を介するエッチング法によって除去される。これにより、第１ベース配線層１１１が、第１下側配線層４１および第２下側配線層４２に分割される。マスク１１５は、その後、除去される。

次に、図７Ｄを参照して、第１下側配線層４１および第２下側配線層４２を被覆する第３絶縁層１５が、配線回路形成層２１の上に形成される。第３絶縁層１５は、ＨＤＰ－ＣＤＶ（High Density Plasma Chemical Vapor Deposition）によって形成される。その結果、第３絶縁層１５には、第１下側配線層４１および第２下側配線層４２の形状が反映された段差状の表面が形成される。すなわち、第３絶縁層１５には、主面となる第１面１５ａと、第１下側配線層４１および第２下側配線層４２の間の領域１５ｃにおいて第１面１５ａから窪んだ凹部１５ｂとが形成される。

次に、図７Ｅを参照して、第３絶縁層１５の上にバリア層１７が形成される。すなわち、バリア層１７としての酸化シリコン膜（ＴＥＯＳ膜）がＰ－ＣＤＶ（Plasma Chemical Vapor Deposition）により形成される。バリア層１７は、上面が平坦化される。その結果、バリア層１７の厚みは、第１下側配線層４１および第２下側配線層４２の間の領域１５ｃで周囲よりも大きくなる。

次に、図７Ｆを参照して、第１下側配線層４１を露出させる第１ビアホール１１７および第２下側配線層４２を露出させる第２ビアホール１１８が、第３絶縁層１５およびバリア層１７に形成される。この工程では、まず、所定パターンを有するマスク１１９が、第３絶縁層１５の上に形成される。マスク１１９は、バリア層１７において第１ビアホール１１７および第２ビアホール１１８を形成すべき領域を露出させる複数の開口１２０を有している。

次に、第３絶縁層１５およびバリア層１７の不要な部分が、マスク１１９を介するエッチング法によって除去される。これにより、第１ビアホール１１７および第２ビアホール１１８が第３絶縁層１５およびバリア層１７に形成される。マスク１１９は、その後、除去される。

次に、図７Ｇを参照して、第１ビア電極２３および第２ビア電極２４のベースとなるベース電極層１２１が、バリア層１７の上に形成される。ベース電極層１２１の形成工程は、バリア層１７の上からこの順にバリア層１２２および本体層１２３を形成する工程を含む。

バリア層１２２の形成工程は、バリア層１７の上からこの順にＴｉ層およびＴｉＮ層を形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１２３の形成工程は、バリア層１２２の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。

次に、図７Ｈを参照して、ベース電極層１２１の除去工程が実施される。ベース電極層１２１は、バリア層１７が露出するまで除去される。ベース電極層１２１の除去工程は、研削によってベース電極層１２１を除去する工程を含んでいてもよい。

ベース電極層１２１の研削工程は、この形態では、研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing）法によって実施される。ベース電極層１２１の研削工程は、バリア層１７の主面の平坦化工程を含んでいてもよい。これにより、第１ビア電極２３が、第１ビアホール１１７内に形成される。また、第２ビア電極２４が、第２ビアホール１１８内に形成される。

次に、図７Ｉを参照して、バリア層１７の主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去される。この工程では、研磨剤（砥粒）と共にバリア層１７の一部が薬液によって除去される。これにより、第１ビア電極２３の一部が、バリア層１７から突出する第１突出部２３ｃとして形成される。また、第２ビア電極２４の一部が、バリア層１７から突出する第２突出部２４ｃとして形成される。

次に、図７Ｊを参照して、薄膜抵抗３５のベースとなるベース抵抗層１２４が、バリア層１７の主面の上に形成される。ベース抵抗層１２４は、クロム珪化物を含む。ベース抵抗層１２４は、クロム珪化物の一例として、ＣｒＳｉ、ＣｒＳｉ２、ＣｒＳｉＮおよびＣｒＳｉＯのうちの少なくとも１種を含んでいてもよい。ベース抵抗層１２４は、この形態では、ＣｒＳｉからなる。ベース抵抗層１２４は、スパッタ法によって形成されてもよい。

次に、保護層４０のベースとなるベース保護層１２５が、ベース抵抗層１２４の上に形成される。ベース保護層１２５は、酸化シリコンを含む。ベース保護層１２５は、ＣＶＤ法によって形成されてもよい。

次に、ベース抵抗層１２４（ＣｒＳｉ）が結晶化される。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４（ＣｒＳｉ）が結晶化する温度および時間でアニール処理する工程を含む。ベース抵抗層１２４は、４００°以上６００°以下の温度で、６０分以上１２０分以下の間、加熱されてもよい。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４の形成工程後、保護層４０の形成工程に先立って実施されてもよい。

次に、図７Ｋを参照して、所定パターンを有するマスク１２６が、ベース保護層１２５の上に形成される。マスク１２６は、ベース保護層１２５において保護層４０を形成すべき領域を被覆し、それ以外の領域を露出させる開口１２７を有している。次に、ベース保護層１２５の不要な部分が、マスク１２６を介するエッチング法によって除去される。これにより、保護層４０が形成される。

次に、ベース抵抗層１２４の不要な部分が、マスク１２６および保護層４０をマスクとするエッチング法によって除去される。これにより、薄膜抵抗３５が形成される。マスク１２６は、その後、除去される。マスク１２６は、保護層４０の形成工程後、薄膜抵抗３５の形成工程に先立って除去されてもよい。

次に、図７Ｌを参照して、保護層４０および薄膜抵抗３５を被覆する第４絶縁層１６が、バリア層１７の上に形成される。第４絶縁層１６は、ＣＶＤ法によって形成されてもよい。

次に、図７Ｍを参照して、第１下側配線層４１を露出させる第１ビアホール１２８および第２下側配線層４２を露出させる第２ビアホール１２９が、第３絶縁層１５、バリア層１７および第４絶縁層１６に形成される。

この工程は、まず、所定パターンを有するマスク１３０が、第４絶縁層１６の上に形成される。マスク１３０は、第４絶縁層１６において第１ビアホール１２８および第２ビアホール１２９を形成すべき領域を露出させる複数の開口１３１を有している。

次に、第３絶縁層１５、バリア層１７および第４絶縁層１６の不要な部分が、マスク１３０を介するエッチング法によって除去される。これにより、第１ビアホール１２８および第２ビアホール１２９が第３絶縁層１５、バリア層１７および第４絶縁層１６に形成される。マスク１３０は、その後、除去される。

次に、図７Ｎを参照して、第１ロングビア電極８３および第２ロングビア電極８４のベースとなるベース電極層１３２が、第４絶縁層１６の上に形成される。ベース電極層１３２の形成工程は、第４絶縁層１６の上からこの順にバリア層１３３および本体層１３４を形成する工程を含む。

バリア層１３３の形成工程は、第４絶縁層１６の上からこの順にＴｉ層およびＴｉＮ層を形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１３４の形成工程は、バリア層１３３の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。

次に、図７Ｏを参照して、ベース電極層１３２の除去工程が実施される。ベース電極層１３２は、第４絶縁層１６が露出するまで除去される。ベース電極層１３２の除去工程は、研削によってベース電極層１３２を除去する工程を含んでいてもよい。

ベース電極層１３２の研削工程は、この形態では、研磨剤（砥粒）を用いたＣＭＰ法によって実施される。ベース電極層１３２の研削工程は、第４絶縁層１６の主面の平坦化工程を含んでいてもよい。これにより、第１ロングビア電極８３および第２ロングビア電極８４が、第１ビアホール１２８内および第２ビアホール１２９内にそれぞれ形成される。

ベース電極層１３２の研削工程の後、第４絶縁層１６の主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去されてもよい。第４絶縁層１６の一部は、薬液によって研磨剤（砥粒）と共に除去されてもよい。この場合、第１ロングビア電極８３の一部は、第４絶縁層１６から突出する突出部として形成されてもよい。また、第２ロングビア電極８４の一部は、第４絶縁層１６から突出する突出部として形成されてもよい。

次に、図７Ｐを参照して、第１上側配線層６１および第２上側配線層６２のベースとなる第２ベース配線層１３５が、第４絶縁層１６の上に形成される。第２ベース配線層１３５の形成工程は、第４絶縁層１６の上からこの順に第１バリア層１３６、本体層１３７および第２バリア層１３８を形成する工程を含む。

第１バリア層１３６の形成工程は、第４絶縁層１６の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１３７の形成工程は、第１バリア層１３６の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。

第２バリア層１３８の形成工程は、本体層１３７の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。

次に、図７Ｑを参照して、所定パターンを有するマスク１３９が、第２ベース配線層１３５の上に形成される。マスク１３９は、外側領域７において第２ベース配線層１３５における第１上側配線層６１および第２上側配線層６２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１４０を有している。

次に、第２ベース配線層１３５の不要な部分が、マスク１３９を介するエッチング法によって除去される。これにより、第２ベース配線層１３５が、第１上側配線層６１および第２上側配線層６２に分割される。また、これにより、配線回路形成層２１および抵抗回路形成層２２を含む絶縁積層構造１２が、半導体層２の第１主面３の上に形成される。マスク１３９は、その後、除去される。

次に、図７Ｒを参照して、パッシベーション層１０６が、絶縁積層構造１２の上に形成される。パッシベーション層１０６は、窒化シリコンを含む。パッシベーション層１０６は、ＣＶＤ法によって形成されてもよい。

次に、図７Ｓを参照して、トリミング痕３８が、薄膜抵抗３５の所定の領域に形成される（図５参照）。この工程では、レーザ光照射法によって、薄膜抵抗３５の一部が除去（トリミング）されることによって、薄膜抵抗３５にトリミング痕３８が形成される。これにより、薄膜抵抗３５の抵抗値が所望の値に調整される。

次に、図７Ｔを参照して、樹脂層１０７となる感光性樹脂が、パッシベーション層１０６の上に塗布される。感光性樹脂は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。感光性樹脂は、ポリイミドまたはポリベンゾオキサゾールからなることが好ましい。次に、感光性樹脂が、選択的に露光された後、現像される。これにより、第１パッド開口１０２および第２パッド開口１０３のベースとなる複数の開口１４１を有する樹脂層１０７が形成される。

次に、図７Ｕを参照して、パッシベーション層１０６の不要な部分が、樹脂層１０７を介するエッチング法によって除去される。これにより、第１上側配線層６１および第２上側配線層６２をそれぞれ露出させる第１パッド開口１０２および第２パッド開口１０３が形成される。以上を含む工程を経て、電子部品１が製造される。

≪第２実施形態≫
図８は、本開示の第２実施形態に係る電子部品１５０を示す図２相当の断面図である。以下では、上記第１実施形態に係る電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

第２実施形態に係る電子部品１５０は、バリア層１７が薄膜抵抗３５の一部にのみ重なる構成を有する。バリア層１７は、薄膜抵抗３５の中央領域に重なる一方、薄膜抵抗３５の端部領域には重なっていない。バリア層１７は、第３絶縁層１５の底面１５ｄの上に形成されているが、第３絶縁層１５の第１面１５ａには形成されていない。より具体的には、バリア層１７は、第３絶縁層１５の凹部１５ｂに埋め込まれた部分のみを有していてもよく、第３絶縁層１５の第１面１５ａは、バリア層１７から露出している。これにより、薄膜抵抗３５の一部は、第３絶縁層１５の第１面１５ａに接している。

第３絶縁層１５の第１面１５ａには、第４絶縁層１６が接している。したがって、第１ビア電極２３および第２ビア電極２４は、第３絶縁層１５に埋め込まれている。また、第１ロングビア電極８３および第２ロングビア電極８４は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。

このような電子部品１５０によっても、バリア層１７が第３絶縁層１５に含まれる不純物の透過を阻害するため、薄膜抵抗３５の表面抵抗が不純物の影響を受けにくくなる。その結果、薄膜抵抗３５における表面抵抗の面内バラツキを低減することができる。

次に、本開示を実施したサンプルについて説明する。本開示は下記のサンプルによって限定されるものではない。図９は、サンプル３に係る電子部品１６０を示す図２相当の断面図である。図１０は、薄膜抵抗３５における表面抵抗Ｒｓの面内バラツキを示すグラフである。

参考例は、バリア層１７を有しておらず、第３絶縁層１５に第４絶縁層１６が積層された電子部品１６０である。サンプル１は、図２に示す第１実施形態に係る電子部品１に相当するものである。サンプル２は、図８に示す第２実施形態に係る電子部品１５０に相当するものである。

図１０に示されるように、参考例では表面抵抗Ｒｓの面内バラツキが１００％を超えたのに対し、サンプル２では２０％以下に抑えられ、サンプル１では１０％以下に抑えられることが確認できた。

≪第３実施形態≫
図１１は、本開示の第３実施形態に係る電子部品１５１を示す模式的な平面図であって、第１形態例に係る薄膜抵抗３５が組み込まれた形態を示す平面図である。

電子部品１は、外側領域７に形成された１つの抵抗回路１０（薄膜抵抗３５）を含む。これに対して、図１１を参照して、電子部品１５１は、外側領域７に形成された複数（２以上。この形態では４つ）の抵抗回路１０（薄膜抵抗３５）を含む。抵抗回路１０（薄膜抵抗３５）の個数は任意であり、機能デバイスの形態に応じて５つ以上形成されていてもよい。

複数の抵抗回路１０（薄膜抵抗３５）は、それぞれ、配線回路形成層２１を介してデバイス領域６（機能デバイス）に電気的に接続されている。複数の抵抗回路１０（薄膜抵抗３５）は、それぞれ独立してデバイス領域６に電気的に接続されていてもよい。複数の抵抗回路１０（薄膜抵抗３５）のうちの少なくとも２つは互いに並列または直列に接続されていてもよい。

以上、電子部品１５１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。

第１実施形態に係る電子部品１、第２実施形態に係る電子部品１５０および第３実施形態に係る電子部品１５１は、図１２に示される電気的構造を有していてもよい。図１２は、第１実施形態に係る電子部品１および第２実施形態に係る電子部品１５１の第１形態例に係る電気的構造を示す回路図である。

図１２を参照して、電子部品１，１５１は、演算増幅回路２０１を含む。演算増幅回路２０１は、正側電源端子２０２、負側電源端子２０３、非反転正側電源端子２０４、反転正側電源端子２０５、出力端子２０６、トランジスタＴｒＡ１～ＴｒＡ１４（半導体スイッチングデバイス）および抵抗ＲＡ１～ＲＡ４（受動デバイス）を含む。

正側電源端子２０２には、電源電圧ＶＤＤが入力される。負側電源端子２０３には、基準電圧ＶＳＳが入力される。基準電圧ＶＳＳは、グランド電圧であってもよい。非反転正側電源端子２０４には、非反転電圧ＶＩＮ＋が入力される。反転正側電源端子２０５には、反転電圧ＶＩＮ－が入力される。演算増幅回路２０１は、非反転電圧ＶＩＮ＋および反転電圧ＶＩＮ－の差電圧を増幅し、出力端子２０６から出力する。つまり、演算増幅回路２０１は、差動演算増幅回路である。

トランジスタＴｒＡ１～ＴｒＡ１４は、半導体層２においてデバイス領域６にそれぞれ形成されている。つまり、デバイス領域６に形成された機能デバイスは、トランジスタＴｒＡ１～ＴｒＡ１４によって形成された回路網を含む。トランジスタＴｒＡ１～ＴｒＡ３，ＴｒＡ７～ＴｒＡ１０は、それぞれｐ型ＭＩＳＦＥＴからなる。トランジスタＴｒＡ４～ＴｒＡ６，ＴｒＡ１１～ＴｒＡ１４は、それぞれｎ型ＭＩＳＦＥＴからなる。

一方、抵抗ＲＡ１～ＲＡ４は、半導体層２において外側領域７に形成されている。抵抗ＲＡ１～ＲＡ４のうちの少なくとも１つまたは全部は、薄膜抵抗３５によって形成されている。抵抗ＲＡ１～ＲＡ４は、電流値設定抵抗を形成し、電流増幅率を決定する。抵抗ＲＡ１～ＲＡ４は、配線回路形成層２１（接続配線層９６および接続ビア電極９７）を介してトランジスタＴｒＡ１～ＴｒＡ１４によって形成された回路網に選択的に接続される。

トランジスタＴｒＡ１のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＴｒＡ１のドレインは、正側電源端子２０２に接続されている。トランジスタＴｒＡ１のソースは、トランジスタＴｒＡ２のソースおよびトランジスタＴｒＡ３のソースに接続されている。トランジスタＴｒＡ２のゲートは、非反転正側電源端子２０４に接続されている。トランジスタＴｒＡ３のゲートは、反転正側電源端子２０５に接続されている。

トランジスタＴｒＡ４のゲートには、バイアス電圧Ｖｂ２が入力される。トランジスタＴｒＡ４のドレインは、トランジスタＴｒＡ５のソースおよびトランジスタＴｒＡ６のソースに接続されている。

トランジスタＴｒＡ４のソースは、負側電源端子２０３に接続されている。トランジスタＴｒＡ５のゲートは、非反転正側電源端子２０４に接続されている。トランジスタＴｒＡ６のゲートは、反転正側電源端子２０５に接続されている。

トランジスタＴｒＡ７のゲートは、トランジスタＴｒＡ８のゲートに接続されている。トランジスタＴｒＡ７のゲートおよびトランジスタＴｒＡ８のゲートには、バイアス電圧Ｖｂ３が入力される。トランジスタＴｒＡ７のソースは、抵抗ＲＡ１を介して正側電源端子２０２に接続されている。

トランジスタＴｒＡ７のドレインは、トランジスタＴｒＡ９のソースに接続されている。トランジスタＴｒＡ８のソースは、抵抗ＲＡ２を介して正側電源端子２０２に接続されている。トランジスタＴｒＡ８のドレインは、トランジスタＴｒＡ１０のソースに接続されている。

トランジスタＴｒＡ９のゲートは、トランジスタＴｒＡ１０のゲートに接続されている。トランジスタＴｒＡ９のゲートおよびトランジスタＴｒＡ１０のゲートには、バイアス電圧Ｖｂ４が入力される。

トランジスタＴｒＡ９のドレインは、トランジスタＴｒＡ１１のドレインに接続されている。トランジスタＴｒＡ１０のドレインは、トランジスタＴｒＡ１２のドレインに接続されている。

トランジスタＴｒＡ７のドレインおよびトランジスタＴｒＡ９のソースの接続部には、トランジスタＴｒＡ６のドレインが接続されている。トランジスタＴｒＡ８のドレインおよびトランジスタＴｒＡ１０のソースの接続部には、トランジスタＴｒＡ５のドレインが接続されている。

トランジスタＴｒＡ１１のゲートは、トランジスタＴｒＡ１２のゲートに接続されている。トランジスタＴｒＡ１１のゲートおよびトランジスタＴｒＡ１２のゲートには、バイアス電圧Ｖｂ５が入力される。

トランジスタＴｒＡ１１のソースは、トランジスタＴｒＡ１３のドレインに接続されている。トランジスタＴｒＡ１２のソースは、トランジスタＴｒＡ１４のドレインに接続されている。

トランジスタＴｒＡ１３のゲートは、トランジスタＴｒＡ１４のゲートに接続されている。トランジスタＴｒＡ１３のゲートおよびトランジスタＴｒＡ１４のゲートは、トランジスタＴｒＡ１１のドレインに接続されている。

トランジスタＴｒＡ１３のソースは、抵抗ＲＡ３を介して負側電源端子２０３に接続されている。トランジスタＴｒＡ１４のソースは、抵抗ＲＡ４を介して負側電源端子２０３に接続されている。

この形態では、演算増幅回路２０１がトランジスタＴｒＡ１～ＴｒＡ６を含む例について説明した。しかし、トランジスタＴｒＡ１～ＴｒＡ３を備えない演算増幅回路２０１が採用されてもよいし、トランジスタＴｒＡ４～ＴｒＡ６を備えない演算増幅回路２０１が採用されてもよい。

第１実施形態に係る電子部品１、第２実施形態に係る電子部品１５０および第３実施形態に係る電子部品１５１は、図１３に示される電気的構造を有していてもよい。図１３は、第１実施形態に係る電子部品１、第２実施形態に係る電子部品１５０および第３実施形態に係る電子部品１５１の第２形態例に係る電気的構造を示す回路図である。

図１３を参照して、電子部品１，１５１は、電流増幅型の定電流レギュレータ２１１を含む。定電流レギュレータ２１１は、正側電源端子２１２、負側電源端子２１３、出力端子２１４、トランジスタＴｒＢ１～ＴｒＢ１２（半導体スイッチングデバイス）、抵抗ＲＢ１～ＲＢ３（受動デバイス）およびコンデンサＣ（受動デバイス）を含む。

正側電源端子２１２には、電源電圧ＶＤＤが入力される。負側電源端子２１３には、基準電圧ＶＳＳが入力される。基準電圧ＶＳＳは、グランド電圧であってもよい。定電流レギュレータ２１１は、電源電圧ＶＤＤおよび基準電圧ＶＳＳの電位差に応じた定電流を出力端子２１４から出力する。

トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣは、半導体層２においてデバイス領域６にそれぞれ形成されている。つまり、デバイス領域６に形成された機能デバイスは、トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網を含む。

トランジスタＴｒＢ１～ＴｒＢ４，ＴｒＢ７は、それぞれｎ型ＭＩＳＦＥＴからなる。トランジスタＴｒＢ５，ＴｒＢ６は、それぞれｎｐｎ型ＢＪＴからなる。トランジスタＴｒＢ８～ＴｒＢ１２は、それぞれｐ型ＭＩＳＦＥＴからなる。抵抗ＲＢ１，ＲＢ３は、それぞれポリシリコン抵抗によって形成されていてもよい。

抵抗ＲＢ２は、半導体層２において外側領域７に形成される。抵抗ＲＢ２は、薄膜抵抗３５によって形成されている。抵抗ＲＢ２は、電流値設定抵抗を形成し、電流増幅率を決定する。抵抗ＲＢ２は、配線回路形成層２１（接続配線層９６および接続ビア電極９７）を介してトランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網に選択的に接続される。

トランジスタＴｒＢ１のゲートは、トランジスタＴｒＢ２のゲートに接続されている。トランジスタＴｒＢ１のゲートおよびトランジスタＴｒＢ２のゲートは、トランジスタＴｒＢ１のドレインに接続されている。

トランジスタＴｒＢ１のドレインは、抵抗ＲＢ１を介して正側電源端子２１２に接続されている。トランジスタＴｒＢ１のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のソースは、トランジスタＴｒＢ１のソースに接続されている。

トランジスタＴｒＢ３のゲートは、トランジスタＴｒＢ４のゲートに接続されている。トランジスタＴｒＢ３のゲートおよびトランジスタＴｒＢ４のゲートは、トランジスタＴｒＢ３のドレインに接続されている。

トランジスタＴｒＢ３のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のドレインは、トランジスタＴｒＢ１のゲートおよびトランジスタＴｒＢ２のゲートに接続されている。トランジスタＴｒＢ４のソースは、負側電源端子２１３に接続されている。

トランジスタＴｒＢ５のベースは、トランジスタＴｒＢ６のベースに接続されている。トランジスタＴｒＢ５のベースおよびトランジスタＴｒＢ６のベースは、トランジスタＴｒＢ５のコレクタに接続されている。トランジスタＴｒＢ５のエミッタは、抵抗ＲＢ２を介して負側電源端子２１３に接続されている。トランジスタＴｒＢ６のエミッタは、負側電源端子２１３に接続されている。

トランジスタＴｒＢ７のゲートは、トランジスタＴｒＢ６のコレクタに接続されている。トランジスタＴｒＢ７のドレインは、トランジスタＴｒＢ２のドレインに接続されている。トランジスタＴｒＢ７のソースは、負側電源端子２１３に接続されている。

抵抗ＲＢ３は、コンデンサＣとの間でＲＣ直列回路２１５を形成している。ＲＣ直列回路２１５は、トランジスタＴｒＢ７のゲートおよび負側電源端子２１３の間に接続されている。

トランジスタＴｒＢ８～ＴｒＢ１２のゲートは、互いに接続されている。トランジスタＴｒＢ８～ＴｒＢ１２のゲートは、それぞれトランジスタＴｒＢ７のゲートに接続されている。トランジスタＴｒＢ８～ＴｒＢ１２のドレインは、それぞれ正側電源端子２１２に接続されている。

トランジスタＴｒＢ８のソースは、トランジスタＴｒＢ３のドレインに接続されている。トランジスタＴｒＢ９のソースは、トランジスタＴｒＢ５のコレクタに接続されている。トランジスタＴｒＢ１０のソースは、トランジスタＴｒＢ６のコレクタに接続されている。

トランジスタＴｒＢ１１のソースは、トランジスタＴｒＢ８，ＴｒＢ９，ＴｒＢ１０，ＴｒＢ１２のゲートおよびトランジスタＴｒＢ７のドレインに接続されている。トランジスタＴｒＢ１２のソースは、出力端子２１４に接続されている。

その他、請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

なお、本開示から、請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。

［付記１］
不純物を含む第１絶縁層と、
前記第１絶縁層の上に形成された薄膜抵抗と、
前記薄膜抵抗と前記第１絶縁層との間の少なくとも一部に形成され、前記不純物の透過を阻害するバリア層とを含む、電子部品。
この構成によれば、バリア層が第１絶縁層に含まれる不純物の透過を阻害するため、第１絶縁層から薄膜抵抗への不純物の移動を抑制することができる。その結果、薄膜抵抗の表面抵抗が不純物の影響を受けにくくなるので、その表面抵抗の面内バラツキを低減することができる。

［付記２］
前記バリア層は、前記薄膜抵抗の全体に重なっている、付記１に記載の電子部品。
この構成によれば、薄膜抵抗の全体に亘って、第１絶縁層から薄膜抵抗への不純物の移動が抑制されるので、薄膜抵抗における表面抵抗の面内バラツキをより顕著に低減できる。

［付記３］
前記第１絶縁層は、第１面と、前記第１面に対して窪んだ凹部とを含み、
前記バリア層は、前記凹部に埋め込まれている、付記１または付記２に記載の電子部品。

［付記４］
前記バリア層は、前記凹部に埋め込まれた第１部分と、前記第１部分の上部から前記第１絶縁層の前記第１面に沿って形成された第２部分とを含む、付記３に記載の電子部品。

［付記５］
前記凹部は、底面と、前記底面と前記第１面とを繋ぐ傾斜面とを有している、付記３または付記４に記載の電子部品。

［付記６］
前記不純物は、Ａｒを含む、付記１～付記５のいずれか一項に記載の電子部品。
この構成によれば、不活性ガスにＡｒを用いて第１絶縁層を形成でき、かつ、その第１絶縁層の上に、表面抵抗の面内バラツキが低減された薄膜抵抗を形成することができる。

［付記７］
前記第１絶縁層の上に形成され、前記薄膜抵抗を覆う第２絶縁層と、
前記第１絶縁層に埋め込まれて、前記薄膜抵抗の第１端部に接する第１ビア電極と、
前記第１絶縁層に埋め込まれて、前記薄膜抵抗における前記第１端部と反対側の第２端部に接する第２ビア電極とをさらに含む、付記１～付記６のいずれか一項に記載の電子部品。

［付記８］
前記薄膜抵抗に対して前記第１絶縁層側の領域に形成され、前記第１ビア電極に電気的に接続された第１下側配線層と、
前記薄膜抵抗に対して前記第１絶縁層側の領域に形成され、前記第２ビア電極に電気的に接続された第２下側配線層とをさらに含む、付記７に記載の電子部品。

［付記９］
前記薄膜抵抗は、前記第１下側配線層および前記第２下側配線層に直列接続されている、付記８に記載の電子部品。

［付記１０］
前記第２絶縁層の上に形成され、前記第１下側配線層に電気的に接続された第１上側配線層と、
前記第２絶縁層の上に形成され、前記第２下側配線層に電気的に接続された第２上側配線層とをさらに含む、付記８または付記９に記載の電子部品。

［付記１１］
前記薄膜抵抗は、前記第１上側配線層および前記第２上側配線層に直列接続されている、付記１０に記載の電子部品。

［付記１２］
前記第１上側配線層は、平面視において前記薄膜抵抗から離間しており、
前記第２上側配線層は、平面視において前記薄膜抵抗から離間している、付記１０または付記１１に記載の電子部品。

［付記１３］
前記第１上側配線層は、最上配線層を形成し、
前記第２上側配線層は、最上配線層を形成している、付記１０～付記１２のいずれか一項に記載の電子部品。

［付記１４］
前記第１上側配線層は、前記第１下側配線層の厚さ以上の厚さを有している、付記１０～付記１３のいずれか一項に記載の電子部品。

［付記１５］
前記第２上側配線層は、前記第２下側配線層の厚さ以上の厚さを有している、付記１０～付記１４のいずれか一項に記載の電子部品。

［付記１６］
前記第１絶縁層および前記第２絶縁層を貫通して埋め込まれ、前記第１下側配線層および前記第１上側配線層に電気的に接続された第１ロングビア電極と、
前記第１絶縁層および前記第２絶縁層を貫通して埋め込まれ、前記第２下側配線層および前記第２上側配線層に電気的に接続された第２ロングビア電極とをさらに含む、付記１０～付記１５のいずれか一項に記載の電子部品。

［付記１７］
前記薄膜抵抗は、平面視において前記第１ロングビア電極および前記第２ロングビア電極を結ぶ直線上に位置している、付記１６に記載の電子部品。

［付記１８］
前記第１ロングビア電極は、前記薄膜抵抗に対して前記第１下側配線層側に位置する第１下側部分、および、前記薄膜抵抗に対して前記第１上側配線層側に位置し、前記第１下側部分の長さ以上の長さを有する第１上側部分を有している、付記１６または付記１７に記載の電子部品。

［付記１９］
前記第２ロングビア電極は、前記薄膜抵抗に対して前記第２下側配線層側に位置する第２下側部分、および、前記薄膜抵抗に対して前記第２上側配線層側に位置し、前記第２下側部分の長さ以上の長さを有する第２上側部分を有している、付記１６～付記１８のいずれか一項に記載の電子部品。

［付記２０］
前記第１上側配線層および前記第２上側配線層を被覆し、前記第１上側配線層を露出させる第１パッド開口および前記第２上側配線層を露出させる第２パッド開口を有する絶縁層をさらに含む、付記１６～付記１９のいずれか一項に記載の電子部品。

［付記２１］
前記絶縁層は、平面視において前記第１上側配線層および前記第１ロングビア電極の接続部を被覆している、付記２０に記載の電子部品。

［付記２２］
前記絶縁層は、平面視において前記第２上側配線層および前記第２ロングビア電極の接続部を被覆している、付記２０または付記２１に記載の電子部品。

［付記２３］
前記第１ビア電極は、前記第１絶縁層の主面に対して前記第２絶縁層に向けて突出した第１突出部を有しており、
前記薄膜抵抗は、前記第１ビア電極の前記第１突出部を被覆している、付記７～付記２２のいずれか一項に記載の電子部品。

［付記２４］
前記第２ビア電極は、前記第１絶縁層の主面に対して前記第２絶縁層に向けて突出した第２突出部を有しており、
前記薄膜抵抗は、前記第２ビア電極の前記第２突出部を被覆している、付記７～付記２３のいずれか一項に記載の電子部品。

［付記２５］
主面を有する半導体層をさらに含み、
前記第１絶縁層は、前記半導体層の主面の上に形成されている、付記１～付記２４のいずれか一項に記載の電子部品。

［付記２６］
前記半導体層は、機能デバイスが形成されたデバイス領域および前記デバイス領域外の外側領域を含み、
前記薄膜抵抗は、平面視において前記外側領域に形成されている、付記２５に記載の電子部品。

［付記２７］
前記薄膜抵抗は、ＣｒＳｉ、ＴａＮまたはＴｉＮのうちの少なくとも１つを含む金属薄膜からなる、付記１～付記２６のいずれか一項に記載の電子部品。

［付記２８］
不活性ガスを用いたスパッタリングによって下側配線層を形成する工程と、
前記下側配線層を覆うように第１絶縁層を形成する第１工程と、
前記第１絶縁層に含まれる前記不活性ガスの成分の透過を阻害するバリア層を前記第１絶縁層の上に形成する第２工程と、
前記バリア層の上に、前記バリア層に少なくとも一部が重なるように薄膜抵抗を形成する第３工程とを含む、電子部品の製造方法。
この方法によれば、スパッタリングにより下側配線層を形成すると、不活性ガスに含まれる不純物が下側配線層に不純物として残留し、その不純物が第１工程で形成された第１絶縁層に含まれるようになる。しかし、第２工程で形成したバリア層がその不純物の透過を阻害するため、第３工程で形成した薄膜抵抗への不純物の移動を抑制できる。その結果、薄膜抵抗の表面抵抗が不純物の影響を受けにくくなるので、その表面抵抗の面内バラツキを低減できることとなる。

［付記２９］
前記下側配線層は、第１下側配線層と、前記第１下側配線層との間の所定の領域を挟んで形成された第２下側配線層とを含み、
前記第１工程では、前記所定の領域上に凹部を有するように前記第１絶縁層が形成され、
前記第２工程では、前記バリア層が前記凹部に埋め込まれるように形成され、
前記第３工程では、前記薄膜抵抗が、前記凹部に埋め込まれた前記バリア層上に形成される、付記２８に記載の電子部品の製造方法。

［付記３０］
前記第１工程は、ＨＤＰ－ＣＤＶ（High Density Plasma Chemical Vapor Deposition）によって前記第１絶縁層を形成する工程を含み、
前記第２工程は、ＴＥＯＳガスを用いたＰ－ＣＤＶ（Plasma Chemical Vapor Deposition）によって前記バリア層を形成する工程を含む、付記２８または付記２９に記載の電子部品の製造方法。

本出願は、２０２０年３月３日に日本国特許庁に提出された特願２０２０－０３６１１７号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。

１ 電子部品
２ 半導体層
３ 第１主面
６ デバイス領域
７ 外側領域
１７ バリア層
１７ａ 第１部分
１７ｂ 第２部分
１５ 第３絶縁層
１５ａ 第１面
１５ｂ 凹部
１５ｃ 領域
１５ｄ 底面
１５ｅ 傾斜面
１６ 第４絶縁層
２３ 第１ビア電極
２３ｃ 第１ビア電極の第１突出部
２４ 第２ビア電極
２４ｃ 第２ビア電極の第２突出部
３５ 薄膜抵抗
３５ａ 第１端部
３５ｂ 第２端部
４１ 第１下側配線層
４２ 第２下側配線層
６１ 第１上側配線層
６２ 第２上側配線層
８３ 第１ロングビア電極
８３ｃ 第１ロングビア電極の下側部分
８３ｄ 第１ロングビア電極の上側部分
８４ 第２ロングビア電極
８４ｃ 第２ロングビア電極の下側部分
８４ｄ 第２ロングビア電極の上側部分
１０１ 最上絶縁層
１０２ 第１パッド開口
１０３ 第２パッド開口
１５０ 電子部品
１５１ 電子部品
ＴＬ１ 第１配線厚さ
ＴＬ２ 第２配線厚さ

Claims (19)

1. 不純物を含む第１絶縁層と、
   前記第１絶縁層の上に形成された薄膜抵抗と、
   前記薄膜抵抗と前記第１絶縁層との間の少なくとも一部に形成され、前記不純物の透過を阻害するバリア層とを含み、
   前記第１絶縁層は、第１面と、前記第１面に対して窪んだ凹部とを含み、
   前記バリア層は、前記凹部に埋め込まれている、電子部品。
2. 前記バリア層は、前記薄膜抵抗の全体に重なっている、請求項１に記載の電子部品。
3. 前記バリア層は、前記凹部に埋め込まれた第１部分と、前記第１部分の上部から前記第１絶縁層の前記第１面に沿って形成された第２部分とを含む、請求項１または２に記載の電子部品。
4. 前記凹部は、底面と、前記底面と前記第１面とを繋ぐ傾斜面とを有している、請求項１～３のいずれか一項に記載の電子部品。
5. 前記不純物は、Ａｒを含む、請求項１～４のいずれか一項に記載の電子部品。
6. 前記第１絶縁層の上に形成され、前記薄膜抵抗を覆う第２絶縁層と、
   前記第１絶縁層に埋め込まれて、前記薄膜抵抗の第１端部に接する第１ビア電極と、
   前記第１絶縁層に埋め込まれて、前記薄膜抵抗における前記第１端部と反対側の第２端部に接する第２ビア電極とをさらに含む、請求項１～５のいずれか一項に記載の電子部品。
7. 前記薄膜抵抗に対して前記第１絶縁層側の領域に形成され、前記第１ビア電極に電気的に接続された第１下側配線層と、
   前記薄膜抵抗に対して前記第１絶縁層側の領域に形成され、前記第２ビア電極に電気的に接続された第２下側配線層とをさらに含む、請求項６に記載の電子部品。
8. 前記薄膜抵抗は、前記第１下側配線層および前記第２下側配線層に直列接続されている、請求項７に記載の電子部品。
9. 前記第２絶縁層の上に形成され、前記第１下側配線層に電気的に接続された第１上側配線層と、
   前記第２絶縁層の上に形成され、前記第２下側配線層に電気的に接続された第２上側配線層とをさらに含む、請求項７または８に記載の電子部品。
10. 前記薄膜抵抗は、前記第１上側配線層および前記第２上側配線層に直列接続されている、請求項９に記載の電子部品。
11. 前記第１上側配線層は、平面視において前記薄膜抵抗から離間しており、
    前記第２上側配線層は、平面視において前記薄膜抵抗から離間している、請求項９または１０に記載の電子部品。
12. 前記第１上側配線層は、最上配線層を形成し、
    前記第２上側配線層は、最上配線層を形成している、請求項９～１１のいずれか一項に記載の電子部品。
13. 前記第１上側配線層は、前記第１下側配線層の厚さ以上の厚さを有している、請求項９～１２のいずれか一項に記載の電子部品。
14. 前記第２上側配線層は、前記第２下側配線層の厚さ以上の厚さを有している、請求項９～１３のいずれか一項に記載の電子部品。
15. 前記第１絶縁層および前記第２絶縁層を貫通して埋め込まれ、前記第１下側配線層および前記第１上側配線層に電気的に接続された第１ロングビア電極と、
    前記第１絶縁層および前記第２絶縁層を貫通して埋め込まれ、前記第２下側配線層および前記第２上側配線層に電気的に接続された第２ロングビア電極とをさらに含む、請求項９～１４のいずれか一項に記載の電子部品。
16. 前記薄膜抵抗は、平面視において前記第１ロングビア電極および前記第２ロングビア電極を結ぶ直線上に位置している、請求項１５に記載の電子部品。
17. 前記第１ロングビア電極は、前記薄膜抵抗に対して前記第１下側配線層側に位置する第１下側部分、および、前記薄膜抵抗に対して前記第１上側配線層側に位置し、前記第１下側部分の長さ以上の長さを有する第１上側部分を有している、請求項１５または１６に記載の電子部品。
18. 前記第２ロングビア電極は、前記薄膜抵抗に対して前記第２下側配線層側に位置する第２下側部分、および、前記薄膜抵抗に対して前記第２上側配線層側に位置し、前記第２下側部分の長さ以上の長さを有する第２上側部分を有している、請求項１５～１７のいずれか一項に記載の電子部品。
19. 前記第１上側配線層および前記第２上側配線層を被覆し、前記第１上側配線層を露出させる第１パッド開口および前記第２上側配線層を露出させる第２パッド開口を有する絶縁層をさらに含む、請求項１５～１８のいずれか一項に記載の電子部品。

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