CN115244692A - 电子部件 - Google Patents

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Abstract

本公开的电子部件包括包含杂质的第一绝缘层、形成于上述第一绝缘层之上的薄膜电阻以及形成于上述薄膜电阻与上述第一绝缘层之间的至少一部分且阻碍上述杂质的透过的阻挡层。也可以是，上述第一绝缘层包括第一面和相对于上述第一面凹陷的凹部，上述阻挡层包括埋入于上述凹部的第一部分和从上述第一部分的上部沿着上述第一绝缘层的上述第一面形成的第二部分。

Description

电子部件
技术领域
本公开涉及电子部件。
背景技术
专利文献1公开了一种电机部件，其具备形成在第一层间绝缘膜上的第一层金属布线图案、覆盖第一层金属布线图案的第二层间绝缘膜、形成在第二层间绝缘膜上的CrSi薄膜电阻体以及将CrSi薄膜电阻体和第一层金属布线图案电连接的第一导电性插头。
现有技术文献
专利文献
专利文献1：日本特开2005-235995号公报
发明内容
用于解决课题的方法
本公开的一实施方式涉及的电子部件包括包含杂质的第一绝缘层、形成于上述第一绝缘层之上的薄膜电阻以及形成于上述薄膜电阻与上述第一绝缘层之间的至少一部分且阻碍上述杂质的透过的阻挡层。
本公开的一实施方式涉及的电子部件的制造方法包括通过使用了非活性气体的溅射而形成下侧布线层的工序、以覆盖上述下侧布线层的方式形成第一绝缘层的第一工序、在上述第一绝缘层之上形成阻碍上述第一绝缘层所包含的上述非活性气体的成分的透过的阻挡层的第二工序以及在上述阻挡层之上以至少一部分与上述阻挡层重叠的方式形成薄膜电阻的第三工序。
附图说明
[图1]图1是示出本公开的第一实施方式涉及的电子部件的示意性的平面图，是示出组装有第一方式例涉及的薄膜电阻的方式的平面图。
[图2]图2是沿着图1所示的II-II线的截面图。
[图3]图3是图2所示的区域III的放大图。
[图4]图4是图2所示的区域IV的放大图。
[图5]图5是示出薄膜电阻的平面图。
[图6]图6是沿着图5所示的VI-VI线的截面图。
[图7A]图7A是与图2对应的部分的截面图，是用于说明图1所示的电子部件的制造方法的一例的截面图。
[图7B]图7B是用于说明图7A之后的工序的截面图。
[图7C]图7C是用于说明图7B之后的工序的截面图。
[图7D]图7D是用于说明图7C之后的工序的截面图。
[图7E]图7E是用于说明图7D之后的工序的截面图。
[图7F]图7F是用于说明图7E之后的工序的截面图。
[图7G]图7G是用于说明图7F之后的工序的截面图。
[图7H]图7H是用于说明图7G之后的工序的截面图。
[图7I]图7I是用于说明图7H之后的工序的截面图。
[图7J]图7J是用于说明图7I之后的工序的截面图。
[图7K]图7K是用于说明图7J之后的工序的截面图。
[图7L]图7L是用于说明图7K之后的工序的截面图。
[图7M]图7M是用于说明图7L之后的工序的截面图。
[图7N]图7N是用于说明图7M之后的工序的截面图。
[图7O]图7O是用于说明图7N之后的工序的截面图。
[图7P]图7P是用于说明图7O之后的工序的截面图。
[图7Q]图7Q是用于说明图7P之后的工序的截面图。
[图7R]图7R是用于说明图7Q之后的工序的截面图。
[图7S]图7S是用于说明图7R之后的工序的截面图。
[图7T]图7T是用于说明图7S之后的工序的截面图。
[图7U]图7U是用于说明图7T之后的工序的截面图。
[图8]图8是示出本公开的第二实施方式涉及的电子部件的截面图。
[图9]图9是示出不具有本公开中的阻挡层的电子部件的截面图。
[图10]图10是示出薄膜电阻中的表面电阻的面内偏差的曲线图。
[图11]图11是示出本公开的第三实施方式涉及的电子部件的示意性平面图。
[图12]图12是示出第一实施方式涉及的电子部件以及第二实施方式涉及的电子部件的第一方式例涉及的电结构的电路图。
[图13]图13是示出第一实施方式涉及的电子部件以及第二实施方式涉及的电子部件的第二方式例涉及的电结构的电路图。
具体实施方式
<本公开的实施方式>
接着，参照附图详细说明本公开的实施方式。
《第一实施方式》
图1是示出本公开的第一实施方式涉及的电子部件1的示意性的平面图，是示出组装有第一方式例涉及的阻挡层17的方式的平面图。
电子部件1是包含导体材料或半导体材料或者包含利用半导体材料的性质等而形成的各种功能器件的半导体装置。电子部件1包含作为支撑基板的一例的半导体层2。
半导体层2形成为长方体形状。半导体层2包括一侧的第一主面3、另一侧的第二主面4以及连接第一主面3和第二主面4的侧面5A、5B、5C、5D。第一主面3是器件形成面。第一主面3和第二主面4在从它们的法线方向观察的平面图(以下简称为“平面图”)中形成为四边形(在本方式中为正方形)。
半导体层2也可以是包含Si(硅)的Si半导体层。Si半导体层可以具有包含Si半导体基板和Si外延层的层叠结构。Si半导体层也可以具有由Si半导体基板构成的单层结构。
半导体层2也可以是包含SiC(碳化硅)的SiC半导体层。SiC半导体层可以具有包含SiC半导体基板和SiC外延层的层叠结构。SiC半导体层也可以具有由SiC半导体基板构成的单层结构。
半导体层2可以是包含化合物半导体材料的化合物半导体层。化合物半导体层可以具有包含化合物半导体基板和化合物半导体外延层的层叠结构。化合物半导体层也可以具有由化合物半导体基板构成的单层结构。
化合物半导体材料可以是III-V族化合物半导体材料。半导体层2可以包含作为III-V族化合物半导体材料的一例的AlN(氮化铝)、InN(氮化铟)、GaN(氮化镓)及GaAs(砷化镓)中的至少1种。
半导体层2包含器件区域6及外侧区域7。器件区域6是形成有功能器件的区域。器件区域6从半导体层2的侧面5A～5D向内侧区域隔开间隔地设定。在本方式中，器件区域6在平面图中形成为L字形状。器件区域6的平面形状是任意的，并不限定于图1所示的平面形状。
功能器件利用第一主面3和/或第一主面3的表层部而形成。功能器件也可以包括无源器件、半导体整流器件以及半导体开关器件中的至少1种。无源器件可以包括半导体无源器件。
无源器件(半导体无源器件)可以包括电阻、电容器以及线圈中的至少1种。半导体整流器件可以包含pn结二极管、齐纳二极管、肖特基势垒二极管以及快恢复二极管中的至少1种。
半导体开关器件可以包含BJT(Bipolar Junction Transistor，双极结型晶体管)、MISFET(Metal Insulator Field Effect Transistor，金属绝缘体场效应晶体管)、IGBT(Insulated Gate Bipolar Junction Transistor，绝缘栅双极结型晶体管)以及JFET(Junction Field Effect Transistor，结型场效应晶体管)中的至少1种。
功能器件可以包含组合了无源器件(半导体无源器件)、半导体整流器件以及半导体开关器件中的至少2种的电路网。电路网也可以形成集成电路的一部分或全部。集成电路可以包括SSI(Small Scale Integration，小规模集成)、LSI(Large Scale Integration，大规模集成)、MSI(Medium Scale Integration，中规模集成)、VLSI(Very Large ScaleIntegration，超大规模集成)或ULSI(Ultra-Very Large Scale Integration，特大规模集成)。
外侧区域7是器件区域6的外侧的区域。外侧区域7不包含功能器件。在本方式中，外侧区域7被划分为侧面5A～5D与器件区域6之间的区域。在本方式中，外侧区域7在平面图中形成为四边形。外侧区域7的配置以及平面形状是任意的，并不限定于图1所示的配置以及平面形状。外侧区域7也可以在平面图中形成于第一主面3的中央部。
电子部件1包括电阻电路10。在本方式中，对形成有1个电阻电路10的例子进行说明，但也可以形成有多个(2个以上)电阻电路10。电阻电路10与功能器件电连接。
电阻电路10形成于外侧区域7。由此，能够抑制电阻电路10对器件区域6造成的电影响，能够抑制器件区域6对电阻电路10造成的电影响。
作为一例，通过将电阻电路10配置于外侧区域7，能够抑制器件区域6与电阻电路10之间的寄生电容。即，能够提高电子电路的Q值，实现噪声的降低。
以下，对电阻电路10的结构进行具体说明。图2是沿着图1所示的II-II线的截面图。图2是沿着图1所示的II-II线的截面图。图3是图2所示的区域III的放大图。图4是图2所示的区域IV的放大图。
参照图2～图4，电子部件1在器件区域6和外侧区域7中包含形成在半导体层2的第一主面3上的绝缘层叠结构12。绝缘层叠结构12具有层叠有多个(在本方式中为4层)绝缘层的层叠结构。
在本方式中，绝缘层叠结构12包括从半导体层2的第一主面3侧依次层叠的第一绝缘层13、第二绝缘层14、第三绝缘层15、阻挡层17以及第四绝缘层16。
绝缘层叠结构12中的绝缘层的层叠数是任意的，并不限定于图2所示的层叠数。因此，绝缘层叠结构12可以包含小于5层的绝缘层，也可以包含6层以上的绝缘层。
第一～第四绝缘层13～16和阻挡层17分别具有主面。第一～第四绝缘层13～16和阻挡层17的主面分别平坦地形成。第一～第四绝缘层13～16和阻挡层17的主面分别与半导体层2的第一主面3平行地延伸。第一～第四绝缘层13～16和阻挡层17的主面也可以分别是磨削面。即，第一～第四绝缘层13～16和阻挡层17的主面可以分别具有磨削痕。
第一～第四绝缘层13～16以及阻挡层17也可以分别具有包含氧化硅膜以及氮化硅膜的层叠结构。在该情况下，可以在氧化硅膜上形成氮化硅膜，也可以在氮化硅膜上形成氧化硅膜。
第一～第四绝缘层13～16和阻挡层17可以分别具有包含氧化硅膜或氮化硅膜的单层结构。第一～第四绝缘层13～16和阻挡层17优选由相同种类的绝缘材料形成。在本方式中，第一～第四绝缘层13～16以及阻挡层17分别具有由氧化硅膜构成的单层结构。
第三绝缘层15例如包含由HDP-CDV(High Density Plasma Chemical VaporDeposition，高密度等离子体化学气相沉积)形成的氧化硅膜。第三绝缘层15也可以包含杂质。杂质例如是金属薄膜、氧化硅膜等溅射蚀刻中使用的非活性气体的组合物。杂质例如为Ar等。
阻挡层17例如包含由P-CDV(Plasma Chemical Vapor Deposition，等离子体化学气相沉积)形成的氧化硅膜(TEOS膜)。阻挡层17阻碍第三绝缘层15所包含的杂质的透过。需要说明的是，从由绝缘材料形成的观点出发，阻挡层17可以称为绝缘阻挡层，也可以简单地与第一～第四绝缘层13～16区别而称为第五绝缘层。另外，如后上述，由于是支撑薄膜电阻35的层，因此也可以称为薄膜电阻支撑层、薄膜电阻支撑绝缘层等。
第一～第四绝缘层13～16和阻挡层17的厚度TI可以分别为100nm以上且3500nm以下。厚度TI可以分别为100nm以上且500nm以下、500nm以上且1000nm以下、1000nm以上且1500nm以下、1500nm以上且2000nm以下、2000nm以上且2500nm以下、2500nm以上且3000nm以下或3000nm以上且3500nm以下。厚度TI分别优选为100nm以上且1500nm以下。第一～第四绝缘层13～16和阻挡层17的厚度TI可以彼此相等，也可以彼此不同。
绝缘层叠结构12包括形成在第一至第四绝缘层13～16和阻挡层17中的多个布线。由此，形成多层布线结构。更具体地，绝缘叠层结构12包括布线电路形成层21和电阻电路形成层22。
布线电路形成层21包含第一绝缘层13和第二绝缘层14。另外，布线电路形成层21包含形成于第一绝缘层13和第二绝缘层14的布线电路。布线电路形成层21的布线电路从器件区域6引绕到外侧区域7。关于布线电路形成层21的具体结构，在后面叙述。
电阻电路形成层22形成在布线电路形成层21上。电阻电路形成层22包括第三绝缘层15和第四绝缘层16。另外，电阻电路形成层22包含形成于第三绝缘层15和第四绝缘层16的电阻电路10。电阻电路10经由布线电路形成层21的布线电路与器件区域6(功能器件)电连接。
例如，如图1和图2所示，电阻电路10包括薄膜电阻35、第一通孔电极23和第二通孔电极24、第一下侧布线层41和第二下侧布线层42、第一长通孔电极83和第二长通孔电极84以及第一上侧布线层61和第二上侧布线层62。以下进行详述。
参照图1～图3，电阻电路10包括第一通孔电极23和第二通孔电极24。第一通孔电极23埋入于第三绝缘层15和阻挡层17，从阻挡层17的主面露出。第二通孔电极24与第一通孔电极23隔开间隔地埋入于第三绝缘层15和阻挡层17，从阻挡层17的主面露出。
在本方式中，第一通孔电极23在平面图中形成为圆形。第一通孔电极23的平面形状是任意的。第一通孔电极23也可以在平面图中形成为三角形、四边形或六边形等多边形或者椭圆形。
第一通孔电极23在阻挡层17的主面的法线方向上包含一侧的第一端部23a和另一侧的第二端部23b。第一端部23a从阻挡层17的主面露出。第二端部23b位于第三绝缘层15内。第一通孔电极23在截面图中形成为宽度从第一端部23a朝向第二端部23b变窄的尖细形状。
在本方式中，第一端部23a包括从阻挡层17的主面向第四绝缘层16突出的第一突出部23c。第一突出部23c由第一通孔电极23的主面和侧面形成。
第一通孔电极23具有包括主体层25和阻挡层26的层叠结构。主体层25埋入于第三绝缘层15和阻挡层17。主体层25也可以包含钨(W)或铜(Cu)。在本方式中，主体层25具有由钨层27构成的单层结构。
阻挡层26介于第三绝缘层15与主体层25之间。在本方式中，阻挡层26具有层叠有多个电极层的层叠结构。阻挡层26在本方式中包含从第三绝缘层15起依次形成的Ti层28和TiN层29。Ti层28与第三绝缘层15接触。TiN层29与主体层25接触。阻挡层26也可以具有由Ti层28或TiN层29构成的单层结构。
在本方式中，第二通孔电极24在平面图中形成为圆形。第二通孔电极24的平面形状是任意的。第二通孔电极24也可以在平面图中形成为三角形、四边或六边形等多边形或者椭圆形。
第二通孔电极24在阻挡层17的主面的法线方向上包含一侧的第一端部24a和另一侧的第二端部24b。第一端部24a从阻挡层17的主面露出。第二端部24b位于第三绝缘层15内。第二通孔电极24在截面图中形成为宽度从第一端部24a朝向第二端部24b变窄的尖细形状。
在本方式中，第一端部24a包括从阻挡层17的主面向第四绝缘层16突出的第二突出部24c。第二突出部24c由第二通孔电极24的主面和侧面形成。
第二通孔电极24具有包括主体层30和阻挡层31的层叠结构。主体层30埋入于第三绝缘层15和阻挡层17。主体层30可以包含钨(W)或铜(Cu)。在本方式中，主体层30具有由钨层32构成的单层结构。
阻挡层31介于第三绝缘层15与主体层30之间。阻挡层31在本方式中具有多个电极层层叠而成的层叠结构。在本方式中，阻挡层31包含从第三绝缘层15起依次形成的Ti层33和TiN层34。Ti层33与第三绝缘层15接触。TiN层34与主体层30接触。阻挡层31也可以具有由Ti层33或TiN层34构成的单层结构。
参照图2～图4，电阻电路10包括形成在绝缘层叠结构12内的薄膜电阻35。薄膜电阻35形成于电阻电路形成层22。即，薄膜电阻35形成在第一主面3上。更具体而言，薄膜电阻35从第一主面3在绝缘层叠结构12的层叠方向上隔开间隔地形成。
薄膜电阻35形成于外侧区域7。由此，能够抑制薄膜电阻35对器件区域6造成的电影响，能够抑制器件区域6对薄膜电阻35造成的电影响。作为一例，能够抑制器件区域6与薄膜电阻35之间的寄生电容。即，能够提高电子电路的Q值，实现噪声的降低。
更具体而言，薄膜电阻35介于阻挡层17与第四绝缘层16之间的区域。薄膜电阻35在阻挡层17的主面上形成为膜状。薄膜电阻35独自占有阻挡层17的主面。在阻挡层17的主面上，在器件区域6及外侧区域7中未形成薄膜电阻35以外的膜状或层状的布线。
参照图2，阻挡层17与薄膜电阻35的整体重叠。在该情况下，阻挡层17也可以覆盖第三绝缘层15的整体。阻挡层17只要介于薄膜电阻35与第三绝缘层15之间的至少一部分即可。因此，阻挡层17也可以是仅与薄膜电阻35的一部分重叠的结构。阻挡层17阻碍杂质的透过，因此通过使该阻挡层17介于薄膜电阻35与第三绝缘层15之间，薄膜电阻35不易受到杂质的影响。
图5是示出薄膜电阻35的平面图。图6是沿着图5所示的VI-VI线的截面图。参照图5和图6，薄膜电阻35以跨越第一通孔电极23和第二通孔电极24的方式形成。由此，薄膜电阻35与第一通孔电极23以及第二通孔电极24电连接。在本方式中，薄膜电阻35在平面图中形成为四边形(更具体而言为长方形)。薄膜电阻35的平面形状是任意的，并不限定于四边形。
薄膜电阻35包括一侧的第一端部35a、另一侧的第二端部35b以及连接第一端部35a和第二端部35b的连接部35c。第一端部35a覆盖第一通孔电极23。更具体而言，第一端部35a覆盖第一通孔电极23的第一端部23a(第一突出部23c)。第一端部35a沿着第一通孔电极23的主面和侧面形成为膜状。
第二端部35b覆盖第二通孔电极24。更具体而言，第二端部35b覆盖第二通孔电极24的第一端部24a(第二突出部24c)。第二端部35b沿着第二通孔电极24的主面和侧面形成为膜状。
连接部35c在第一端部35a和第二端部35b之间的区域呈带状延伸。在本方式中，连接部35c沿着连结第一端部35a和第二端部35b的直线呈带状延伸。在本方式中，第一端部35a、第二端部35b以及连接部35c以相同的宽度形成。
薄膜电阻35包含铬硅化物。在本方式中，薄膜电阻35包含结晶化的铬硅化物。薄膜电阻35是所谓的金属硅化物薄膜电阻。根据由金属硅化物薄膜电阻构成的薄膜电阻35，与导电性多晶硅等不同，能够适当地实现薄膜化和平面面积的缩小。
由此，能够在确保平坦性的同时，使薄膜电阻35适当地介于阻挡层17与第四绝缘层16之间的区域。另外，由于能够适当地缩小薄膜电阻35的平面面积，因此能够缓和设计规则。由此，能够将薄膜电阻35适当地配置于外侧区域7。因此，能够适当地抑制薄膜电阻35和器件区域6相互间的电影响。
薄膜电阻35可以包含CrSi、CrSi2、CrSiN和CrSiO中的至少1种作为铬硅化物的一例。CrSiN也是铬氮化物。CrSiO也是铬氧化物。在本方式中，薄膜电阻35由CrSi构成。
薄膜电阻35具有1μm以下的厚度TR。厚度TR优选为500nm以下。厚度TR进一步优选为0.1nm以上且100nm以下。厚度TR可以为0.1nm以上且5nm以下、5nm以上且10nm以下、10nm以上且20nm以下、20nm以上且40nm以下、40nm以上且60nm以下、60nm以上且80nm以下或80nm以上且100nm以下。厚度TR最优选为1nm以上且5nm以下。
薄膜电阻35的薄层电阻值RT可以为100Ω/□以上且50000Ω/□以下。薄层电阻值RT可以为100Ω/□以上且5000Ω/□以下、5000Ω/□以上且10000Ω/□以下、10000Ω/□以上且15000Ω/□以下、15000Ω/□以上且20000Ω/□以下、20000Ω/□以上且25000Ω/□以下、25000Ω/□以上且30000Ω/□以下、30000Ω/□以上且35000Ω/□以下、35000Ω/□以上且40000Ω/□以下、40000Ω/□以上且45000Ω/□以下或45000Ω/□以上且50000Ω/□以下。
铬相对于薄膜电阻35的总重量的含量可以为5重量％以上且50重量％以下。Cr的含量可以为5重量％以上且10重量％以下、10重量％以上且20重量％以下、20重量％以上且30重量％以下、30重量％以上且40重量％以下或40重量％以上且50重量％以下。
参照图5，薄膜电阻35包含修整痕38。在图5和图6中，修整痕38由点状的阴影线表示。
修整痕38是薄膜电阻35(铬硅化物)的一部分消失的区域。更具体而言，修整痕38是薄膜电阻35(铬硅化物)的一部分通过激光照射法而消失的激光加工痕。
在本方式中，修整痕38形成于薄膜电阻35的连接部35c。修整痕38也可以形成于第一端部35a和第二端部35b中的任意一方或双方。
修整痕38在与薄膜电阻35延伸的方向交叉的方向上延伸。在本方式中，修整痕38在与薄膜电阻35延伸的方向正交的方向上延伸。修整痕38也可以在薄膜电阻35延伸的方向上延伸。
再次参照图2～图4，电阻电路10包含覆盖薄膜电阻35的保护层40。保护层40介于阻挡层17与第四绝缘层16之间的区域，覆盖薄膜电阻35。更具体而言，保护层40沿着薄膜电阻35的表面形成为膜状。保护层40还覆盖修整痕38。
保护层40具有与薄膜电阻35的平面形状匹配的平面形状。保护层40也可以具有与薄膜电阻35的侧面相连的侧面。保护层40的侧面也可以与薄膜电阻35的侧面齐平地形成。
保护层40可以具有包括氧化硅层和氮化硅层的层叠结构。在该情况下，可以在氧化硅层上形成氮化硅层，也可以在氮化硅层上形成氧化硅层。保护层40可以具有由氧化硅层或氮化硅层构成的单层结构。在本方式中，保护层40具有由氧化硅层构成的单层结构。
保护层40的厚度可以为1nm以上且5μm以下。保护层40的厚度可以为1nm以上且10nm以下、10nm以上且50nm以下、50nm以上且100nm以下、100nm以上且200nm以下、200nm以上且400nm以下、400nm以上且600nm以下、600nm以上且800nm以下或800nm以上且1μm以下。
保护层40的厚度可以为1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下或4.5μm以上且5μm以下。
保护层40的厚度优选为薄膜电阻35的厚度TR以上。根据具有薄膜电阻35的厚度TR以上的厚度的保护层40，能够适当地填埋形成于薄膜电阻35的隆起。
电阻电路10包含第一下侧布线层41和第二下侧布线层42。第一下侧布线层41形成在第三绝缘层15内。更具体而言，第一下侧布线层41形成在布线电路形成层21(第二绝缘层14)之上，被第三绝缘层15覆盖。第一下侧布线层41经由第一通孔电极23与薄膜电阻35电连接。
第二下侧布线层42形成在第三绝缘层15内。更具体而言，第二下侧布线层42形成在布线电路形成层21(第二绝缘层14)之上，被第三绝缘层15覆盖。第二下侧布线层42与第一下侧布线层41隔开间隔地形成。第二下侧布线层42经由第二通孔电极24与薄膜电阻35电连接。
由此，薄膜电阻35与第一下侧布线层41以及第二下侧布线层42串联连接。薄膜电阻35在平面图中形成在连结第一下侧布线层41和第二下侧布线层42的线上。在本方式中，薄膜电阻35在平面图中在第一下侧布线层41和第二下侧布线层42之间的区域呈直线状延伸。
第一下侧布线层41和第二下侧布线层42分别具有第一厚度TL1。第一厚度TL1可以为100nm以上且3000nm以下。第一厚度TL1可以分别为100nm以上且500nm以下、500nm以上且1000nm以下、1000nm以上且1500nm以下、1500nm以上且2000nm以下、2000nm以上且2500nm以下或2500nm以上且3000nm以下。
第一厚度TL1优选为100nm以上且1500nm以下。第一下侧布线层41的第一厚度TL1和第二下侧布线层42的第一厚度TL1也可以彼此不同。优选第一下侧布线层41的第一厚度TL1和第二下侧布线层42的第一厚度TL1彼此相等。
参照图1及图3，第一下侧布线层41包含一侧的第一端部41a、另一侧的第二端部41b以及连接第一端部41a及第二端部41b的连接部41c。第一端部41a在平面图中与薄膜电阻35的第一端部35a重叠。第一端部41a经由第一通孔电极23与薄膜电阻35的第一端部35a电连接。
第二端部41b在平面图中位于薄膜电阻35外的区域。在本方式中，第二端部41b位于外侧区域7。连接部41c在平面图中在第一端部41a和第二端部41b之间的区域呈带状延伸。在本方式中，连接部41c沿着连结第一端部41a和第二端部41b的直线呈带状延伸。
在本方式中，第一下侧布线层41具有层叠有多个电极层的层叠结构。第一下侧布线层41包含从布线电路形成层21(第二绝缘层14)之上依次层叠的第一阻挡层43、主体层44和第二阻挡层45。
在本方式中，第一阻挡层43具有包含从布线电路形成层21(第二绝缘层14)之上依次层叠的Ti层46和TiN层47的层叠结构。第一阻挡层43也可以具有由Ti层46或TiN层47构成的单层结构。
主体层44具有小于第一阻挡层43的电阻值及第二阻挡层45的电阻值的电阻值。主体层44具有超过第一阻挡层43的厚度和第二阻挡层45的厚度的厚度。主体层44也可以包含Al、Cu、AlSiCu合金、AlSi合金以及AlCu合金中的至少一种。在本方式中，主体层44具有由AlCu合金层48构成的单层结构。
在本方式中，第二阻挡层45具有包含从主体层44之上依次层叠的Ti层49和TiN层50的层叠结构。第二阻挡层45也可以具有由Ti层49或TiN层50构成的单层结构。
参照图4，第二下侧布线层42包含一侧的第一端部42a、另一侧的第二端部42b以及连接第一端部42a和第二端部42b的连接部42c。第一端部42a在平面图中与薄膜电阻35的第二端部35b重叠。第一端部42a经由第二通孔电极24与薄膜电阻35的第二端部35b电连接。
第二端部42b在平面图中位于薄膜电阻35外的区域。在本方式中，第二端部42b位于外侧区域7。连接部42c在平面图中在第一端部42a和第二端部42b之间的区域呈带状延伸。在本方式中，连接部42c沿着连结第一端部42a和第二端部42b的直线呈带状延伸。
在本方式中，第二下侧布线层42具有层叠有多个电极层的层叠结构。第二下侧布线层42包含从布线电路形成层21(第二绝缘层14)之上依次层叠的第一阻挡层53、主体层54和第二阻挡层55。
在本方式中，第一阻挡层53具有包含从布线电路形成层21(第二绝缘层14)之上依次层叠的Ti层56和TiN层57的层叠结构。第一阻挡层53也可以具有由Ti层56或TiN层57构成的单层结构。
主体层54具有小于第一阻挡层53的电阻值及第二阻挡层55的电阻值的电阻值。主体层54具有超过第一阻挡层53的厚度和第二阻挡层55的厚度的厚度。主体层54也可以包含Al、Cu、AlSiCu合金、AlSi合金以及AlCu合金中的至少一种。在本方式中，主体层54具有由AlCu合金层58构成的单层结构。
在本方式中，第二阻挡层55具有包含从主体层54之上依次层叠的Ti层59和TiN层60的层叠结构。第二阻挡层55也可以具有由Ti层59或TiN层60构成的单层结构。
参照图2～图4，第三绝缘层15具有反映了第一下侧布线层41和第二下侧布线层42的形状的台阶状的表面。即，第三绝缘层15具有成为主面的第一面15a以及在第一下侧布线层41与第二下侧布线层42之间的区域15c中从第一面15a凹陷的凹部15b。阻挡层17也可以具有埋入于凹部15b的第一部分17a和从第一部分17a的上部沿着第三绝缘层15的第一面15a形成的第二部分17b。换言之，阻挡层17在第一下侧布线层41与第二下侧布线层42之间的区域15c比周围厚。
凹部15b具有底面15d和将底面15d与第一面15a相连的倾斜面15e。底面15d形成在比第一下侧布线层41的上表面和第二下侧布线层42的上表面靠上的位置。参照图3，凹部15b也可以与第一下侧布线层41的第一端部41a部分地重叠。另外，参照图4，凹部15b也可以与第二下侧布线层42的第一端部42a部分地重叠。
电阻电路10包含第一上侧布线层61和第二上侧布线层62。第一上侧布线层61形成在第四绝缘层16之上。第一上侧布线层61形成绝缘层叠结构12的最上布线层之一。第一上侧布线层61与第一下侧布线层41电连接。
第二上侧布线层62与第一上侧布线层61隔开间隔地形成在第四绝缘层16之上。第二上侧布线层62形成绝缘层叠结构12的最上布线层之一。第二上侧布线层62与第二下侧布线层42电连接。
由此，薄膜电阻35经由第一下侧布线层41与第一上侧布线层61电连接。另外，薄膜电阻35经由第二下侧布线层42与第二上侧布线层62电连接。薄膜电阻35经由第一下侧布线层41和第二下侧布线层42与第一上侧布线层61和第二上侧布线层62串联连接。
参照图1，第一上侧布线层61在平面图中与薄膜电阻35隔开间隔地形成。第一上侧布线层61在平面图中不与薄膜电阻35重叠。薄膜电阻35的整体在平面图中从第一上侧布线层61露出。
第二上侧布线层62在平面图中与薄膜电阻35隔开间隔地形成。第二上侧布线层62在平面图中不与薄膜电阻35重叠。薄膜电阻35的整体在平面图中从第二上侧布线层62露出。
即，薄膜电阻35在平面图中形成于第一上侧布线层61与第二上侧布线层62之间的区域。由此，能够在薄膜电阻35与第一上侧布线层61之间的区域中抑制寄生电容。另外，能够在薄膜电阻35与第二上侧布线层62之间的区域中抑制寄生电容。
在本方式中，薄膜电阻35在平面图中与第一上侧布线层61和第二上侧布线层62隔开间隔地形成。由此，能够在薄膜电阻35与第一上侧布线层61之间的区域适当地抑制寄生电容。
第一上侧布线层61和第二上侧布线层62分别具有第二厚度TL2。第二厚度TL2为第一厚度TL1以上(TL1≤TL2)。更具体而言，第二厚度TL2超过第一厚度TL1(TL1<TL2)。
第二厚度TL2可以为100nm以上且15000nm以下。第二厚度TL2可以为100nm以上且1500nm以下、1500nm以上且3000nm以下、3000nm以上且4500nm以下、4500nm以上且6000nm以下、6000nm以上且7500nm以下、7500nm以上且9000nm以下、9000nm以上且10500nm以下、10500nm以上且12000nm以下、12000nm以上且13500nm以下，另外，也可以为13500nm以上且15000nm以下。
第一上侧布线层61的第二厚度TL2和第二上侧布线层62的第二厚度TL2也可以彼此不同。第一上侧布线层61的第二厚度TL2及第二上侧布线层62的第二厚度TL2优选为彼此相等。
参照图1及图3，第一上侧布线层61包含一侧的第一端部61a、另一侧的第二端部61b以及连接第一端部61a及第二端部61b的连接部61c。第一端部61a在平面图中位于与第一下侧布线层41的第一端部41a重叠的区域。
第二端部61b在平面图中位于薄膜电阻35外的区域。在本方式中，第二端部61b在平面图中位于器件区域6。第二端部61b也可以位于外侧区域7。连接部61c在平面图中在第一端部61a和第二端部61b之间的区域呈带状延伸。在本方式中，连接部61c沿着连结第一端部61a和第二端部61b的直线呈带状延伸。
在本方式中，第一上侧布线层61具有层叠有多个电极层的层叠结构。第一上侧布线层61包括在电阻电路形成层22(第四绝缘层16)之上依次层叠的第一阻挡层63、主体层64以及第二阻挡层65。
在本方式中，第一阻挡层63具有包含从电阻电路形成层22(第四绝缘层16)之上依次层叠的Ti层66和TiN层67的层叠结构。第一阻挡层63也可以具有由Ti层66或TiN层67构成的单层结构。
主体层64具有小于第一阻挡层63的电阻值及第二阻挡层65的电阻值的电阻值。主体层64具有超过第一阻挡层63的厚度及第二阻挡层65的厚度的厚度。主体层64也可以包含Al、Cu、AlSiCu合金、AlSi合金以及AlCu合金中的至少一种。在本方式中，主体层64具有由AlCu合金层68构成的单层结构。
在本方式中，第二阻挡层65具有包括在主体层64之上依次层叠的Ti层69和TiN层70的层叠结构。第二阻挡层65也可以具有由Ti层69或TiN层70构成的单层结构。
参照图1和图4，第二上侧布线层62包含一侧的第一端部62a、另一侧的第二端部62b以及连接第一端部62a和第二端部62b的连接部62c。第一端部62a在平面图中位于与第二下侧布线层42的第二端部42b重叠的区域。
第二端部62b在平面图中位于薄膜电阻35外的区域。在本方式中，第二端部62b在平面图中位于器件区域6。第二端部62b也可以在平面图中位于外侧区域7。连接部62c在平面图中在第一端部62a与第二端部62b之间的区域呈带状延伸。在本方式中，连接部62c沿着连结第一端部62a和第二端部62b的直线呈带状延伸。
另一方面，在本方式中，第二上侧布线层62具有层叠有多个电极层的层叠结构。第二上侧布线层62包含从电阻电路形成层22(第四绝缘层16)之上依次层叠的第一阻挡层73、主体层74以及第二阻挡层75。
在本方式中，第一阻挡层73具有包含从电阻电路形成层22(第四绝缘层16)之上依次层叠的Ti层76和TiN层77的层叠结构。第一阻挡层73也可以具有由Ti层76或TiN层77构成的单层结构。
主体层74具有小于第一阻挡层73的电阻值及第二阻挡层75的电阻值的电阻值。主体层74具有超过第一阻挡层73的厚度和第二阻挡层75的厚度的厚度。主体层74也可以包含Al、Cu、AlSiCu合金、AlSi合金以及AlCu合金中的至少一种。在本方式中，主体层74具有由AlCu合金层78构成的单层结构。
在本方式中，第二阻挡层75具有包含从主体层74之上依次层叠的Ti层79和TiN层80的层叠结构。第二阻挡层75也可以具有由Ti层79或TiN层80构成的单层结构。
参照图1～图4，电阻电路10包括第一长通孔电极83和第二长通孔电极84。第一长通孔电极83电连接到第一下侧布线层41和第一上侧布线层61。第二长通孔电极84电连接到第二下侧布线层42和第二上侧布线层62。
由此，薄膜电阻35经由第一通孔电极23、第一下侧布线层41以及第一长通孔电极83而与第一上侧布线层61电连接。或者，薄膜电阻35经由第二通孔电极24、第二下侧布线层42以及第二长通孔电极84而与第二上侧布线层62电连接。
第一长通孔电极83形成在薄膜电阻35的侧面。在本方式中，第一长通孔电极83位于连接第一通孔电极23和第二通孔电极24的直线上。
第二长通孔电极84与第一长通孔电极83隔开间隔地形成在薄膜电阻35的侧面。在本方式中，第二长通孔电极84夹着薄膜电阻35与第一长通孔电极83相对。第二长通孔电极84位于连接第一通孔电极23和第二通孔电极24的直线上。
由此，薄膜电阻35位于连接第一长通孔电极83和第二长通孔电极84的直线上。薄膜电阻35位于连接第一通孔电极23、第二通孔电极24、第一长通孔电极83和第二长通孔电极84的直线上。在本方式中，薄膜电阻35沿着连接第一长通孔电极83和第二长通孔电极84的直线延伸。
在本方式中，第一长通孔电极83在平面图中形成为圆形。第一长通孔电极83的平面形状是任意的。在平面图中，第一长通孔电极83可以形成为三角形、四边形或六边形等多边形或椭圆形。
当从侧面观察时，第一长通孔电极83在第三绝缘层15的主面的法线方向上横穿薄膜电阻35。第一长通孔电极83贯通第三绝缘层15、阻挡层17和第四绝缘层16，并且埋入于第三绝缘层15、阻挡层17和第四绝缘层16。第一长通孔电极83从第四绝缘层16的主面露出。
第一长通孔电极83在第三绝缘层15的主面的法线方向上包括一侧的第一端部83a和另一侧的第二端部83b。第一端部83a从第四绝缘层16的主面露出。第一端部83a与第一上侧布线层61的第一端部61a电连接。
第二端部83b位于第三绝缘层15内。第二端部83b与第一下侧布线层41的第二端部41b电连接。在截面图中，第一长通孔电极83形成为宽度从第一端部83a朝向第二端部83b变窄的尖细形状。
第一长通孔电极83具有相对于薄膜电阻35位于第三绝缘层15侧的下侧部分83c和相对于薄膜电阻35位于第四绝缘层16侧的上侧部分83d。在第三绝缘层15的主面的法线方向上，上侧部分83d的长度为下侧部分83c的长度以上。更具体而言，上侧部分83d的长度超过下侧部分83c的长度。
第一长通孔电极83具有包括主体层85和阻挡层86的层叠结构。主体层85埋入于第三绝缘层15以及第四绝缘层16。主体层85也可以包含钨(W)或铜(Cu)。在本方式中，第一长通孔电极83具有由钨层87构成的单层结构。
阻挡层86介于主体层85和第三绝缘层15以及主体层85和第四绝缘层16之间。在本方式中，阻挡层86具有多个电极层层叠而成的层叠结构。在本方式中，阻挡层86包括从第三绝缘层15起依次形成的Ti层88以及TiN层89。
Ti层88与第三绝缘层15和第四绝缘层16接触。TiN层89与主体层85接触。阻挡层86也可以具有由Ti层88或TiN层89构成的单层结构。
在本方式中，第二长通孔电极84在平面图中形成为圆形。第二长通孔电极84的平面形状是任意的。在平面图中，第二长通孔电极84可以形成为三角形、四边形或六边形等多边形或椭圆形。
另一方面，当从侧面观察时，第二长通孔电极84在第三绝缘层15的主面的法线方向上横穿薄膜电阻35。第二长通孔电极84贯通第三绝缘层15、阻挡层17和第四绝缘层16，并且埋入于第三绝缘层15、阻挡层17和第四绝缘层16。第二长通孔电极84从第四绝缘层16的主面露出。
第二长通孔电极84在第三绝缘层15的主面的法线方向上包括一侧的第一端部84a和另一侧的第二端部84b。第一端部84a从第四绝缘层16的主面露出。第一端部84a与第二上侧布线层62的第一端部62a电连接。
第二端部84b位于第三绝缘层15内。第二端部84b与第二下侧布线层42的第二端部42b电连接。在截面图中，第二长通孔电极84形成为宽度从第一端部84a朝向第二端部84b变窄的尖细形状。
第二长通孔电极84具有相对于薄膜电阻35位于第三绝缘层15侧的下侧部分84c和相对于薄膜电阻35位于第四绝缘层16侧的上侧部分84d。在第三绝缘层15的主面的法线方向上，上侧部分84d的长度为下侧部分84c的长度以上。更具体而言，上侧部分84d的长度超过下侧部分84c的长度。
第二长通孔电极84具有包括主体层90和阻挡层91的层叠结构。主体层90埋入于第三绝缘层15以及第四绝缘层16。主体层90也可以包含钨(W)或铜(Cu)。在本方式中，第二长通孔电极84具有由钨层92构成的单层结构。
阻挡层91介于主体层90和第三绝缘层15以及主体层90和第四绝缘层16之间。在本方式中，阻挡层91具有层叠有多个电极层的层叠结构。在本方式中，阻挡层91包括从第三绝缘层15起依次形成的Ti层93和TiN层94。
Ti层93与第三绝缘层15以及第四绝缘层16接触。TiN层94与主体层90接触。阻挡层91也可以具有由Ti层93或TiN层94构成的单层结构。
参照图2，布线电路形成层21包含将功能器件和薄膜电阻35电连接的布线95。布线95选择性地形成在第一绝缘层13及第二绝缘层14内，从器件区域6引绕到外侧区域7。
更具体而言，布线95包含在器件区域6中与功能器件电连接的1个或多个连接布线层96。1个或多个连接布线层96形成于第一绝缘层13之上和第二绝缘层14之上中的任意一方或双方。在图2中，示出了在第一绝缘层13之上形成有2个连接布线层96的例子。
1个或多个连接布线层96从器件区域6选择性地引绕到外侧区域7。连接布线层96具有与第一下侧布线层41(第二下侧布线层42)、第一上侧布线层61(第二上侧布线层62)同样的层叠结构。省略对连接布线层96的具体说明。
布线95包含1个或多个连接通孔电极97。1个或多个连接通孔电极97将1个或多个连接布线层96与任意的第一下侧布线层41(第二下侧布线层42)、任意的第一上侧布线层61(第二上侧布线层62)连接。
1个或多个连接通孔电极97形成于第一绝缘层13之上和第二绝缘层14之上中的任意一方或双方。在图2中，示出了通过2个连接通孔电极97将1个连接布线层96与第一下侧布线层41连接的例子。
连接通孔电极97具有与第一通孔电极23(第二通孔电极24)、第一长通孔电极83(第二长通孔电极84)相同的层叠结构。省略对连接通孔电极97的具体说明。
第一上侧布线层61的第二端部61b也可以经由连接通孔电极97与任意的连接布线层96连接。第二上侧布线层62的第二端部62b也可以经由连接通孔电极97与任意的连接布线层96连接。
参照图2，在绝缘层叠结构12之上形成有最上绝缘层101。最上绝缘层101覆盖第一上侧布线层61和第二上侧布线层62。在平面图中，最上绝缘层101覆盖第一上侧布线层61与第一长通孔电极83之间的连接部。在平面图中，最上绝缘层101覆盖第二上侧布线层62与第二长通孔电极84之间的连接部。
在外侧区域7中，在最上绝缘层101中形成有第一焊盘开口102和第二焊盘开口103。第一焊盘开口102使第一上侧布线层61的一部分区域作为第一焊盘区域104而露出。更具体而言，第一焊盘开口102使第一上侧布线层61中除了第一上侧布线层61与第一长通孔电极83的连接部以外的区域作为第一焊盘区域104而露出。
第二焊盘开口103使第二上侧布线层62的一部分区域作为第二焊盘区域105而露出。更具体地，第二焊盘开口103使第二上侧布线层62中除了第二上侧布线层62与第二长通孔电极84的连接部以外的区域作为第二焊盘区域105而露出。
在本方式中，最上绝缘层101具有包含钝化层106和树脂层107的层叠结构。在图1中，为了清楚起见，树脂层107由阴影线表示。
钝化层106可以具有包括氧化硅层和氮化硅层的层叠结构。在该情况下，可以在氧化硅层上形成氮化硅层，也可以在氮化硅层上形成氧化硅层。
钝化层106也可以具有由氧化硅层或氮化硅层构成的单层结构。钝化层106优选由与绝缘层叠结构12不同种类的绝缘材料形成。在本方式中，钝化层106具有由氮化硅层构成的单层结构。
树脂层107也可以包含感光性树脂。感光性树脂可以为正型或负型。树脂层107可以包含聚酰亚胺、聚酰胺和聚苯并噁唑中的至少1种。树脂层107优选由聚酰胺或聚苯并噁唑构成。
第一通孔电极23、第一下侧布线层41、第一长通孔电极83和第一上侧布线层61形成与薄膜电阻35连接的第一布线。第一布线的一端(第一通孔电极23)在绝缘层叠结构12内与薄膜电阻35连接，第一布线的另一端(第一上侧布线层61)成为向外部露出的外部端子。
第二通孔电极24、第二下侧布线层42、第二长通孔电极84以及第二上侧布线层62形成与薄膜电阻35连接的第二布线。第二布线的一端(第二通孔电极24)在绝缘层叠结构12内与薄膜电阻35连接，第二布线的另一端(第二上侧布线层62)成为向外部露出的外部端子。也可以对第一布线施加高电压，对第二布线施加低电压。也可以对第一布线施加低电压，对第二布线施加高电压。
以上，电子部件1包括包含杂质的第三绝缘层15(第一绝缘层)、形成于第三绝缘层15之上的薄膜电阻35以及介于薄膜电阻35与第三绝缘层15之间的至少一部分且阻碍杂质的透过的阻挡层17。
根据该电子部件1，阻挡层17阻碍第三绝缘层15中包含的杂质的透过，因此能够抑制杂质从第三绝缘层15向薄膜电阻35的移动。其结果是，薄膜电阻35的表面电阻不易受到杂质的影响，因此能够降低该表面电阻的面内偏差。
阻挡层17与薄膜电阻35的整体重叠。由此，遍及薄膜电阻35的整体，抑制杂质从第三绝缘层15向薄膜电阻35的移动，因此能够更显著地降低薄膜电阻35中的表面电阻的面内偏差。
杂质包括Ar。由此，能够使用Ar作为非活性气体来形成第三绝缘层15，并且能够在该第三绝缘层15上形成表面电阻的面内偏差降低的薄膜电阻35。
图7A～图7U是用于说明图1所示的电子部件1的制造方法的一个例子的截面图。图7A～图7U是与图2对应的部分的截面图。
参照图10A，准备半导体层2。半导体层2包含器件区域6及外侧区域7。接着，在半导体层2的第一主面3上形成绝缘层叠结构12的布线电路形成层21。布线电路形成层21包含第一绝缘层13、第二绝缘层14、1个或多个连接布线层96以及1个或多个连接通孔电极97。省略关于布线电路形成层21的形成工序的说明。
接着，参照图7B，成为第一下侧布线层41和第二下侧布线层42的基底的第一基底布线层111形成在布线电路形成层21之上。第一基底布线层111的形成工序包括在布线电路形成层21之上依次形成第一阻挡层112、主体层113以及第二阻挡层114的工序。
第一阻挡层112的形成工序包括在布线电路形成层21之上依次形成Ti层和TiN层的工序。Ti层和TiN层可以分别通过溅射法形成。主体层113的形成工序包括在第一阻挡层112上形成AlCu合金层的工序。AlCu合金层也可以通过溅射法形成。
第二阻挡层114的形成工序包括在主体层113之上依次形成Ti层和TiN层的工序。Ti层和TiN层可以分别通过溅射法形成。
接着，参照图7C，在第一基底布线层111之上形成具有规定图案的掩模115。掩模115覆盖第一基底布线层111中的要形成第一下侧布线层41和第二下侧布线层42的区域，并具有使除此以外的区域露出的开口116。
接着，通过隔着掩模115的蚀刻法去除第一基底布线层111的不需要的部分。由此，第一基底布线层111被分割为第一下侧布线层41和第二下侧布线层42。之后，去除掩模115。
接着，参照图7D，在布线电路形成层21之上形成覆盖第一下侧布线层41和第二下侧布线层42的第三绝缘层15。第三绝缘层15由HDP-CDV(High Density Plasma ChemicalVapor Deposition，高密度等离子体化学气相沉积)形成。其结果是，在第三绝缘层15中形成反映了第一下侧布线层41和第二下侧布线层42的形状的台阶状的表面。即，在第三绝缘层15中形成有成为主面的第一面15a和在第一下侧布线层41与第二下侧布线层42之间的区域15c中从第一面15a凹陷的凹部15b。
接着，参照图7E，在第三绝缘层15上形成阻挡层17。即，作为阻挡层17的氧化硅膜(TEOS膜)由P-CDV(Plasma Chemical Vapor Deposition，等离子体化学气相沉积)形成。阻挡层17的上表面被平坦化。其结果是，阻挡层17的厚度在第一下侧布线层41与第二下侧布线层42之间的区域15c比周围大。
接着，参照图7F，使第一下侧布线层41露出的第一通孔117以及使第二下侧布线层42露出的第二通孔118形成于第三绝缘层15以及阻挡层17中。在该工序中，首先，在第三绝缘层15上形成具有规定图案的掩模119。掩模119具有使阻挡层17中应该形成第一通孔117和第二通孔118的区域露出的多个开口120。
接着，通过隔着掩模119的蚀刻法去除第三绝缘层15和阻挡层17的不需要的部分。由此，第一通孔117和第二通孔118形成于第三绝缘层15和阻挡层17中。之后，去除掩模119。
接着，参照图7G，在阻挡层17上形成成为第一通孔电极23和第二通孔电极24的基底的基底电极层121。基底电极层121的形成工序包括在阻挡层17之上依次形成阻挡层122和主体层123的工序。
阻挡层122的形成工序包括在阻挡层17之上依次形成Ti层及TiN层的工序。Ti层和TiN层可以分别通过溅射法形成。主体层123的形成工序包括在阻挡层122上形成钨层的工序。钨层可以通过CVD法形成。
接着，参照图7H，实施基底电极层121的去除工序。基底电极层121被去除，直到阻挡层17露出为止。基底电极层121的去除工序也可以包括通过磨削去除基底电极层121的工序。
在本方式中，基底电极层121的磨削工序通过使用了研磨剂(磨粒)的CMP(Chemical Mechanical Polishing，化学机械抛光)法来实施。基底电极层121的磨削工序也可以包括阻挡层17的主面的平坦化工序。由此，第一通孔电极23形成在第一通孔117内。另外，第二通孔电极24形成在第二通孔118内。
接着，参照图7I，附着于阻挡层17的主面的研磨剂(磨粒)通过使用了药液的清洗而被去除。在该工序中，阻挡层17的一部分与研磨剂(磨粒)一起被药液去除。由此，第一通孔电极23的一部分作为从阻挡层17突出的第一突出部23c而形成。另外，第二通孔电极24的一部分作为从阻挡层17突出的第二突出部24c而形成。
接着，参照图7J，成为薄膜电阻35的基底的基底电阻层124形成在阻挡层17的主面上。基底电阻层124包含铬硅化物。作为铬硅化物的一例，基底电阻层124可以包含CrSi、CrSi2、CrSiN和CrSiO中的至少1种。在本方式中，基底电阻层124由CrSi构成。基底电阻层124也可以通过溅射法形成。
接着，成为保护层40的基底的基底保护层125形成在基底电阻层124之上。基底保护层125包含氧化硅。基底保护层125也可以通过CVD法形成。
接着，使基底电阻层124(CrSi)结晶化。基底电阻层124的结晶化工序包括以基底电阻层124(CrSi)结晶化的温度和时间进行退火处理的工序。基底电阻层124也可以在400°以上且600°以下的温度下被加热60分钟以上且120分钟以下的期间。基底电阻层124的结晶化工序也可以在基底电阻层124的形成工序之后且保护层40的形成工序之前实施。
接着，参照图7K，在基底保护层125之上形成具有规定图案的掩模126。掩模126在基底保护层125中覆盖应形成保护层40的区域，具有使除此以外的区域露出的开口127。接着，利用隔着掩模126的蚀刻法去除基底保护层125的不需要的部分。由此，形成保护层40。
接着，通过以掩模126和保护层40为掩模的蚀刻法去除基底电阻层124的不需要的部分。由此，形成薄膜电阻35。之后，去除掩模126。掩模126也可以在保护层40的形成工序之后且薄膜电阻35的形成工序之前被去除。
接着，参照图7L，在阻挡层17上形成覆盖保护层40和薄膜电阻35的第四绝缘层16。第四绝缘层16可以通过CVD法形成。
接着，参照图7M，使第一下侧布线层41露出的第一通孔128以及使第二下侧布线层42露出的第二通孔129形成于第三绝缘层15、阻挡层17以及第四绝缘层16中。
在该工序中，首先，在第四绝缘层16上形成具有规定图案的掩模130。掩模130具有使在第四绝缘层16中应形成第一通孔128及第二通孔129的区域露出的多个开口131。
接着，第三绝缘层15、阻挡层17以及第四绝缘层16的不需要的部分通过隔着掩模130的蚀刻法被去除。由此，第一通孔128及第二通孔129形成于第三绝缘层15、阻挡层17及第四绝缘层16中。之后，去除掩模130。
接着，参照图7N，在第四绝缘层16上形成成为第一长通孔电极83和第二长通孔电极84的基底的基底电极层132。基底电极层132的形成工序包括在第四绝缘层16之上依次形成阻挡层133和主体层134的工序。
阻挡层133的形成工序包括在第四绝缘层16之上依次形成Ti层和TiN层的工序。Ti层和TiN层可以分别通过溅射法形成。主体层134的形成工序包括在阻挡层133上形成钨层的工序。钨层也可以通过CVD法形成。
接着，参照图7O，实施基底电极层132的去除工序。基底电极层132被去除直到第四绝缘层16露出为止。基底电极层132的去除工序也可以包括通过磨削去除基底电极层132的工序。
在本方式中，基底电极层132的磨削工序通过使用了研磨剂(磨粒)的CMP法来实施。基底电极层132的磨削工序也可以包括第四绝缘层16的主面的平坦化工序。因此，第一长通孔电极83和第二长通孔电极84分别形成在第一通孔128和第二通孔129中。
在基底电极层132的磨削工序之后，附着于第四绝缘层16的主面的研磨剂(磨粒)也可以通过使用药液的清洗而被去除。第四绝缘层16的一部分也可以通过药液与研磨剂(磨粒)一起被去除。在这种情况下，第一长通孔电极83的一部分可以作为从第四绝缘层16突出的突出部而形成。此外，第二长通孔电极84的一部分可以作为从第四绝缘层16突出的突出部而形成。
接着，参照图7P，成为第一上侧布线层61和第二上侧布线层62的基底的第二基底布线层135形成在第四绝缘层16之上。第二基底布线层135的形成工序包括在第四绝缘层16之上依次形成第一阻挡层136、主体层137以及第二阻挡层138的工序。
第一阻挡层136的形成工序包括在第四绝缘层16之上依次形成Ti层和TiN层的工序。Ti层和TiN层可以分别通过溅射法形成。主体层137的形成工序包括在第一阻挡层136上形成AlCu合金层的工序。AlCu合金层也可以通过溅射法形成。
第二阻挡层138的形成工序包括在主体层137之上依次形成Ti层和TiN层的工序。Ti层和TiN层可以分别通过溅射法形成。
接着，参照图7Q，在第二基底布线层135之上形成具有规定图案的掩模139。掩模139具有在外侧区域7中覆盖第二基底布线层135中的应形成第一上侧布线层61和第二上侧布线层62的区域并使除此以外的区域露出的开口140。
接着，通过隔着掩模139的蚀刻法去除第二基底布线层135的不需要的部分。由此，第二基底布线层135被分割为第一上侧布线层61和第二上侧布线层62。另外，由此，在半导体层2的第一主面3上形成包含布线电路形成层21和电阻电路形成层22的绝缘层叠结构12。之后，去除掩模139。
接着，参照图7R，在绝缘层叠结构12上形成钝化层106。钝化层106包含氮化硅。钝化层106可以通过CVD法形成。
接着，参照图7S，修整痕38形成于薄膜电阻35的规定的区域(参照图5)。在该工序中，通过激光照射法去除(修整)薄膜电阻35的一部分，由此在薄膜电阻35上形成修整痕38。由此，薄膜电阻35的电阻值被调整为所希望的值。
接着，参照图7T，将成为树脂层107的感光性树脂涂布在钝化层106上。感光性树脂可以包含聚酰亚胺、聚酰胺和聚苯并噁唑中的至少1种。感光性树脂优选由聚酰亚胺或聚苯并噁唑构成。接着，将感光性树脂选择性地曝光后，进行显影。由此，形成具有成为第一焊盘开口102和第二焊盘开口103的基底的多个开口141的树脂层107。
接着，参照图7U，通过隔着树脂层107的蚀刻法去除钝化层106的不需要的部分。由此，形成使第一上侧布线层61和第二上侧布线层62分别露出的第一焊盘开口102和第二焊盘开口103。经过包括以上工序的工序，制造电子部件1。
《第二实施方式》
图8是示出本公开的第二实施方式涉及的电子部件150的与图2对应的截面图。以下，对与对上述第一实施方式涉及的电子部件1进行了叙述的结构对应的结构标注相同的参照附图标记并省略说明。
第二实施方式涉及的电子部件150具有阻挡层17仅与薄膜电阻35的一部分重叠的结构。阻挡层17与薄膜电阻35的中央区域重叠，而不与薄膜电阻35的端部区域重叠。阻挡层17形成于第三绝缘层15的底面15d之上，但未形成于第三绝缘层15的第一面15a。更具体而言，阻挡层17可以仅具有埋入于第三绝缘层15的凹部15b的部分，第三绝缘层15的第一面15a从阻挡层17露出。由此，薄膜电阻35的一部分与第三绝缘层15的第一面15a接触。
第三绝缘层15的第一面15a与第四绝缘层16接触。因此，第一通孔电极23和第二通孔电极24埋入于第三绝缘层15。此外，第一长通孔电极83和第二长通孔电极84埋入于第三绝缘层15和第四绝缘层16。
通过这样的电子部件150，阻挡层17也阻碍第三绝缘层15中包含的杂质的透过，因此薄膜电阻35的表面电阻不易受到杂质的影响。其结果是，能够降低薄膜电阻35中的表面电阻的面内偏差。
接着，对实施了本公开的样品进行说明。本公开并不限定于下述的样品。图9是示出样品3涉及的电子部件160的与图2对应的截面图。图10是示出薄膜电阻35中的表面电阻Rs的面内偏差的曲线图。
参考例是不具有阻挡层17而在第三绝缘层15上层叠有第四绝缘层16的电子部件160。样品1对应于图2所示的第一实施方式涉及的电子部件1。样品2对应于图8所示的第二实施方式涉及的电子部件150。
如图10所示，在参考例中，能够确认表面电阻Rs的面内偏差超过100％，与此相对，在样品2中被抑制在20％以下，在样品1中被抑制在10％以下。
《第三实施方式》
图11是示出本公开的第三实施方式涉及的电子部件151的示意性的平面图，是示出组装有第一方式例涉及的薄膜电阻35的方式的平面图。
电子部件1包括形成于外侧区域7的1个电阻电路10(薄膜电阻35)。与此相对，参照图11，电子部件151包括形成于外侧区域7的多个(2个以上，在本方式中为4个)电阻电路10(薄膜电阻35)。电阻电路10(薄膜电阻35)的个数是任意的，也可以根据功能器件的形态而形成5个以上。
多个电阻电路10(薄膜电阻35)分别经由布线电路形成层21与器件区域6(功能器件)电连接。多个电阻电路10(薄膜电阻35)也可以分别独立地与器件区域6电连接。多个电阻电路10(薄膜电阻35)中的至少2个可以相互并联或串联连接。
以上，通过电子部件151，也能够起到与对电子部件1所叙述的效果相同的效果。
第一实施方式涉及的电子部件1、第二实施方式涉及的电子部件150以及第三实施方式涉及的电子部件151也可以具有图12所示的电结构。图12是示出第一实施方式涉及的电子部件1以及第二实施方式涉及的电子部件151的第一方式例涉及的电结构的电路图。
参照图12，电子部件1、151包括运算放大电路201。运算放大电路201包括正侧电源端子202、负侧电源端子203、非反转正侧电源端子204、反转正侧电源端子205、输出端子206、晶体管TrA1～TrA14(半导体开关器件)以及电阻RA1～RA4(无源器件)。
向正侧电源端子202输入电源电压VDD。向负侧电源端子203输入基准电压VSS。基准电压VSS也可以是接地电压。向非反转正侧电源端子204输入非反转电压VIN+。反转电压VIN-被输入到反转正侧电源端子205。运算放大电路201对非反转电压VIN+以及反转电压VIN-的差电压进行放大，并从输出端子206输出。即，运算放大电路201是差动运算放大电路。
晶体管TrA1～TrA14在半导体层2中分别形成于器件区域6。即，形成于器件区域6的功能器件包含由晶体管TrA1～TrA14形成的电路网。晶体管TrA1～TrA3、TrA7～TrA10分别由p型MISFET构成。晶体管TrA4～TrA6、TrA11～TrA14分别由n型MISFET构成。
另一方面，电阻RA1～RA4在半导体层2中形成于外侧区域7。电阻RA1～RA4中的至少1个或全部由薄膜电阻35形成。电阻RA1～RA4形成电流值设定电阻，决定电流放大率。电阻RA1～RA4经由布线电路形成层21(连接布线层96以及连接通孔电极97)选择性地连接于由晶体管TrA1～TrA14形成的电路网。
向晶体管TrA1的栅极输入偏置电压Vb1。晶体管TrA1的漏极与正侧电源端子202连接。晶体管TrA1的源极与晶体管TrA2的源极以及晶体管TrA3的源极连接。晶体管TrA2的栅极连接到非反转正侧电源端子204。晶体管TrA3的栅极与反转正侧电源端子205连接。
向晶体管TrA4的栅极输入偏置电压Vb2。晶体管TrA4的漏极与晶体管TrA5的源极和晶体管TrA6的源极连接。
晶体管TrA4的源极与负侧电源端子203连接。晶体管TrA5的栅极连接于非反转正侧电源端子204。晶体管TrA6的栅极与反转正侧电源端子205连接。
晶体管TrA7的栅极与晶体管TrA8的栅极连接。向晶体管TrA7的栅极以及晶体管TrA8的栅极输入偏置电压Vb3。晶体管TrA7的源极经由电阻RA1与正侧电源端子202连接。
晶体管TrA7的漏极与晶体管TrA9的源极连接。晶体管TrA8的源极经由电阻RA2与正侧电源端子202连接。晶体管TrA8的漏极与晶体管TrA10的源极连接。
晶体管TrA9的栅极与晶体管TrA10的栅极连接。向晶体管TrA9的栅极以及晶体管TrA10的栅极输入偏置电压Vb4。
晶体管TrA9的漏极与晶体管TrA11的漏极连接。晶体管TrA10的漏极与晶体管TrA12的漏极连接。
晶体管TrA7的漏极和晶体管TrA9的源极的连接部与晶体管TrA6的漏极连接。在晶体管TrA8的漏极和晶体管TrA10的源极的连接部连接有晶体管TrA5的漏极。
晶体管TrA11的栅极与晶体管TrA12的栅极连接。偏置电压Vb5被输入到晶体管TrA11的栅极和晶体管TrA12的栅极。
晶体管TrA11的源极与晶体管TrA13的漏极连接。晶体管TrA12的源极与晶体管TrA14的漏极连接。
晶体管TrA13的栅极与晶体管TrA14的栅极连接。晶体管TrA13的栅极以及晶体管TrA14的栅极与晶体管TrA11的漏极连接。
晶体管TrA13的源极经由电阻RA3与负侧电源端子203连接。晶体管TrA14的源极经由电阻RA4与负侧电源端子203连接。
在本方式中，对运算放大电路201包含晶体管TrA1～TrA6的例子进行了说明。但是，也可以采用不具备晶体管TrA1～TrA3的运算放大电路201，也可以采用不具备晶体管TrA4～TrA6的运算放大电路201。
第一实施方式涉及的电子部件1、第二实施方式涉及的电子部件150以及第三实施方式涉及的电子部件151也可以具有图13所示的电结构。图13是示出第一实施方式涉及的电子部件1、第二实施方式涉及的电子部件150以及第三实施方式涉及的电子部件151的第二方式例涉及的电结构的电路图。
参照图13，电子部件1、151包括电流放大型的恒流调节器211。恒流调节器211包括正侧电源端子212、负侧电源端子213、输出端子214、晶体管TrB1～TrB12(半导体开关器件)、电阻RB1～RB3(无源器件)以及电容器C(无源器件)。
向正侧电源端子212输入电源电压VDD。向负侧电源端子213输入基准电压VSS。基准电压VSS也可以是接地电压。恒流调节器211从输出端子214输出与电源电压VDD和基准电压VSS的电位差对应的恒流。
晶体管TrB1～TrB12、电阻RB1、RB3以及电容器C在半导体层2中分别形成于器件区域6。即，形成于器件区域6的功能器件包含由晶体管TrB1～TrB12、电阻RB1、RB3以及电容器C形成的电路网。
晶体管TrB1～TrB4、TrB7分别由n型MISFET构成。晶体管TrB5、TrB6分别由npn型BJT构成。晶体管TrB8～TrB12分别由p型MISFET构成。电阻RB1、RB3也可以分别由多晶硅电阻形成。
电阻RB2在半导体层2中形成于外侧区域7。电阻RB2由薄膜电阻35形成。电阻RB2形成电流值设定电阻，决定电流放大率。电阻RB2经由布线电路形成层21(连接布线层96以及连接通孔电极97)选择性地连接于由晶体管TrB1～TrB12、电阻RB1、RB3以及电容器C形成的电路网。
晶体管TrB1的栅极与晶体管TrB2的栅极连接。晶体管TrB1的栅极以及晶体管TrB2的栅极与晶体管TrB1的漏极连接。
晶体管TrB1的漏极经由电阻RB1与正侧电源端子212连接。晶体管TrB1的源极与负侧电源端子213连接。晶体管TrB2的源极与晶体管TrB1的源极连接。
晶体管TrB3的栅极与晶体管TrB4的栅极连接。晶体管TrB3的栅极以及晶体管TrB4的栅极与晶体管TrB3的漏极连接。
晶体管TrB3的源极与负侧电源端子213连接。晶体管TrB2的漏极与晶体管TrB1的栅极以及晶体管TrB2的栅极连接。晶体管TrB4的源极与负侧电源端子213连接。
晶体管TrB5的基极与晶体管TrB6的基极连接。晶体管TrB5的基极以及晶体管TrB6的基极与晶体管TrB5的集电极连接。晶体管TrB5的发射极经由电阻RB2与负侧电源端子213连接。晶体管TrB6的发射极与负侧电源端子213连接。
晶体管TrB7的栅极与晶体管TrB6的集电极连接。晶体管TrB7的漏极与晶体管TrB2的漏极连接。晶体管TrB7的源极与负侧电源端子213连接。
电阻RB3在与电容器C之间形成RC串联电路215。RC串联电路215连接在晶体管TrB7的栅极与负侧电源端子213之间。
晶体管TrB8～TrB12的栅极彼此连接。晶体管TrB8～TrB12的栅极分别与晶体管TrB7的栅极连接。晶体管TrB8～TrB12的漏极分别与正侧电源端子212连接。
晶体管TrB8的源极与晶体管TrB3的漏极连接。晶体管TrB9的源极与晶体管TrB5的集电极连接。晶体管TrB10的源极与晶体管TrB6的集电极连接。
晶体管TrB11的源极与晶体管TrB8、TrB9、TrB10、TrB12的栅极以及晶体管TrB7的漏极连接。晶体管TrB12的源极与输出端子214连接。
此外，能够在权利要求书所记载的事项的范围内实施各种设计变更。
需要说明的是，除了权利要求书所记载的发明以外，还能够从本公开提取如下的特征。
[附记1]一种电子部件，包括包含杂质的第一绝缘层、形成于上述第一绝缘层之上的薄膜电阻和形成在上述薄膜电阻与上述第一绝缘层之间的至少一部分且阻碍上述杂质的透过的阻挡层。
根据该结构，由于阻挡层阻碍第一绝缘层所包含的杂质的透过，因此能够抑制杂质从第一绝缘层向薄膜电阻的移动。其结果是，薄膜电阻的表面电阻不易受到杂质的影响，因此能够降低该表面电阻的面内偏差。
[附记2]根据附记1所述的电子部件，其中，上述阻挡层与上述薄膜电阻的整体重叠。
根据该构成，遍及薄膜电阻的整体，抑制杂质从第一绝缘层向薄膜电阻的移动，因此能够更显著地降低薄膜电阻中的表面电阻的面内偏差。
[附记3]根据附记1或附记2所述的电子部件，其中，上述第一绝缘层包括第一面和相对于上述第一面凹陷的凹部，上述阻挡层埋入于上述凹部。
[附记4]根据附记3所述的电子部件，其中，上述阻挡层包括埋入于上述凹部的第一部分和从上述第一部分的上部沿着上述第一绝缘层的上述第一面形成的第二部分。
[附记5]根据附记3或附记4所述的电子部件，其中，上述凹部具有底面和将上述底面与上述第一面连接的倾斜面。
[附记6]根据附记1～附记5中任一项所述的电子部件，其中，上述杂质包含Ar。
根据该结构，能够在非活性气体中使用Ar来形成第一绝缘层，并且，能够在该第一绝缘层上形成表面电阻的面内偏差被降低的薄膜电阻。
[附记7]根据附记1～附记6中任一项所述的电子部件，进一步包括：
第二绝缘层，其形成在上述第一绝缘层之上且覆盖上述薄膜电阻，
第一通孔电极，其埋入于第一绝缘层且与薄膜电阻的第一端部接触，以及
第二通孔电极，其埋入于上述第一绝缘层且与上述薄膜电阻中的与上述第一端部的相反的一侧的第二端部接触。
[附记8]根据附记7所述的电子部件，进一步包括：
第一下侧布线层，其相对于上述薄膜电阻形成在上述第一绝缘层侧的区域且与上述第一通孔电极电连接，和
第二下侧布线层，其相对于上述薄膜电阻形成于上述第一绝缘层侧的区域且与上述第二通孔电极电连接。
[附记9]根据附记8所述的电子部件，其中，上述薄膜电阻与上述第一下侧布线层和上述第二下侧布线层串联连接。
[附记10]根据附记8或附记9所述的电子部件，进一步包括：
第一上侧布线层，其形成在上述第二绝缘层之上且与上述第一下侧布线层电连接，和
第二上侧布线层，其形成于上述第二绝缘层之上且与上述第二下侧布线层电连接。
[附记11]根据附记10所述的电子部件，其中，上述薄膜电阻与上述第一上侧布线层和上述第二上侧布线层串联连接。
[附记12]根据附记10或附记11所述的电子部件，其中，
上述第一上侧布线层在平面图中与上述薄膜电阻分离，
上述第二上侧布线层在平面图中与上述薄膜电阻分离。
[附记13]根据附记10～附记12中任一项所述的电子部件，其中，
上述第一上侧布线层形成最上布线层，
上述第二上侧布线层形成最上布线层。
[附记14]根据附记10～附记13中任一项所述的电子部件，其中，上述第一上侧布线层具有上述第一下侧布线层的厚度以上的厚度。
[附记15]根据附记10～附记14中任一项所述的电子部件，其中，上述第二上侧布线层具有上述第二下侧布线层的厚度以上的厚度。
[附记16]根据附记10～附记15中任一项所述的电子部件，进一步包括：
第一长通孔电极，其贯通并埋入于上述第一绝缘层和上述第二绝缘层并且与上述第一下侧布线层和上述第一上侧布线层电连接，和
第二长通孔电极，其贯通并埋入于上述第一绝缘层和上述第二绝缘层并且与上述第二下侧布线层和上述第二上侧布线层电连接。
[附记17]根据附记16所述的电子部件，其中，上述薄膜电阻在平面图中位于连接上述第一长通孔电极和上述第二长通孔电极的直线上。
[附记18]根据附记16或附记17所述的电子部件，其中，上述第一长通孔电极具有：
第一下侧部分，其相对于上述薄膜电阻位于上述第一下侧布线层侧，以及
第一上侧部分，其相对于上述薄膜电阻位于上述第一上侧布线层侧且具有上述第一下侧部分的长度以上的长度。
[附记19]根据附记16至18中任一项所述的电子部件，其中，上述第二长通孔电极具有：
第二下侧部分，其相对于上述薄膜电阻位于上述第二下侧布线层侧，以及
第二上侧部分，其相对于上述薄膜电阻位于上述第二上侧布线层侧且具有上述第二下侧部分的长度以上的长度。
[附记20]根据附记16～附记19中任一项所述的电子部件，进一步包括绝缘层，该绝缘层覆盖上述第一上侧布线层和上述第二上侧布线层且具有使上述第一上侧布线层露出的第一焊盘开口和使上述第二上侧布线层露出的第二焊盘开口。
[附记21]根据附记20所述的电子部件，其中，上述绝缘层在平面图中覆盖上述第一上侧布线层与上述第一长通孔电极的连接部。
[附记22]根据附记20或附记21所述的电子部件，其中，上述绝缘层在平面图中覆盖上述第二上侧布线层与上述第二长通孔电极的连接部。
[附记23]根据附记7～附记22中任一项所述的电子部件，其中，
上述第一通孔电极具有相对于上述第一绝缘层的主面朝向上述第二绝缘层突出的第一突出部，
上述薄膜电阻覆盖上述第一通孔电极的上述第一突出部。
[附记24]根据附记7～附记23中任一项所述的电子部件，其中，
上述第二通孔电极具有相对于上述第一绝缘层的主面朝向上述第二绝缘层突出的第二突出部，
上述薄膜电阻覆盖上述第二通孔电极的上述第二突出部。
[附记25]根据附记1～附记24中任一项所述的电子部件，进一步包括具有主面的半导体层，并且，上述第一绝缘层形成于上述半导体层的主面上。
[附记26]根据附记25所述的电子部件，其中，上述半导体层包含形成有功能器件的器件区域及上述器件区域外的外侧区域，上述薄膜电阻在平面图中形成于上述外侧区域。
[附记27]根据附记1～附记26中任一项所述的电子部件，其中，上述薄膜电阻由包含CrSi、TaN或TiN中的至少1种的金属薄膜构成。
[附记28]一种电子部件的制造方法，包括：
通过使用非活性气体的溅射形成下侧布线层的工序，
第一工序，以覆盖上述下侧布线层的方式形成第一绝缘层，
第二工序，在上述第一绝缘层之上形成阻碍上述第一绝缘层所包含的上述非活性气体的成分的透过的阻挡层，以及
第三工序，在上述阻挡层上，以至少一部分与上述阻挡层重叠的方式形成薄膜电阻。
根据该方法，当通过溅射形成下侧布线层时，非活性气体所包含的杂质作为杂质残留于下侧布线层，该杂质包含于在第一工序中形成的第一绝缘层。但是，由于在第二工序中形成的阻挡层阻碍该杂质的透过，因此能够抑制杂质向在第三工序中形成的薄膜电阻的移动。其结果是，薄膜电阻的表面电阻不易受到杂质的影响，因此能够降低该表面电阻的面内偏差。
[附记29]根据附记28所述的电子部件的制造方法，其中，
上述下侧布线层包括第一下侧布线层和夹着与上述第一下侧布线层之间的规定的区域而形成的第二下侧布线层，
在上述第一工序中，以在上述规定的区域上具有凹部的方式形成上述第一绝缘层，
在上述第二工序中，上述阻挡层以埋入于上述凹部的方式形成，
在上述第三工序中，上述薄膜电阻形成在埋入于上述凹部的上述阻挡层上。
[附记30]根据附记28或附记29所述的电子部件的制造方法，其中，
上述第一工序包括通过HDP-CDV(High Density Plasma Chemical VaporDeposition，高密度等离子体化学气相沉积)形成上述第一绝缘层的工序，
上述第二工序包括通过使用了TEOS气体的P-CDV(Plasma Chemical VaporDeposition，等离子体化学气相沉积)形成上述阻挡层的工序。
本申请对应于在2020年3月3日向日本专利局提交的特愿2020-036117号，该申请的全部公开内容通过引用而并入到此。
符号说明
1：电子部件，
2：半导体层，
3：第一主面，
6：器件区域，
7：外侧区域，
17：阻挡层，
17a：第一部分，
17b：第二部分，
15：第三绝缘层，
15a：第一面，
15b：凹部，
15c：区域，
15d：底面，
15e：倾斜面，
16：第四绝缘层，
23：第一通孔电极，
23c：第一通孔电极的第一突出部，
24：第二通孔电极，
24c：第二通孔电极的第二突出部，
35：薄膜电阻，
35a：第一端部，
35b：第二端部，
41：第一下侧布线层，
42：第二下侧布线层，
61：第一上侧布线层，
62：第二上侧布线层，
83：第一长通孔电极，
83c：第一长通孔电极的下侧部分，
83d：第一长通孔电极的上侧部分，
84：第二长通孔电极，
84c：第二长通孔电极的下侧部分，
84d：第二长通孔电极的上侧部分，
101：最上绝缘层，
102：第一焊盘开口，
103：第二焊盘开口，
150：电子部件，
151：电子部件，
TL1：第一布线厚度，
TL2：第二布线厚度。

Claims (20)

1.一种电子部件，包括：
包含杂质的第一绝缘层，
薄膜电阻，其形成于所述第一绝缘层之上，以及
阻挡层，其形成在所述薄膜电阻与所述第一绝缘层之间的至少一部分且阻碍所述杂质的透过。
2.根据权利要求1所述的电子部件，其中，所述阻挡层与所述薄膜电阻的整体重叠。
3.根据权利要求1或2所述的电子部件，其中，
所述第一绝缘层包括第一面和相对于所述第一面凹陷的凹部，
所述阻挡层埋入于所述凹部。
4.根据权利要求3所述的电子部件，其中，所述阻挡层包括：
第一部分，其埋入于所述凹部，以及
第二部分，其从所述第一部分的上部沿着所述第一绝缘层的所述第一面形成。
5.根据权利要求3或4所述的电子部件，其中，所述凹部具有底面和连接所述底面与所述第一面的倾斜面。
6.根据权利要求1～5中任一项所述的电子部件，其中，所述杂质包含Ar。
7.根据权利要求1～6中任一项所述的电子部件，还包括：
第二绝缘层，其形成在所述第一绝缘层之上且覆盖所述薄膜电阻，
第一通孔电极，其埋入于所述第一绝缘层且与所述薄膜电阻的第一端部接触，以及
第二通孔电极，其埋入于所述第一绝缘层且与所述薄膜电阻中的与所述第一端部相反的一侧的第二端部接触。
8.根据权利要求7所述的电子部件，还包括：
第一下侧布线层，其相对于所述薄膜电阻形成在所述第一绝缘层侧的区域且与所述第一通孔电极电连接，和
第二下侧布线层，其相对于所述薄膜电阻形成于所述第一绝缘层侧的区域且与所述第二通孔电极电连接。
9.根据权利要求8所述的电子部件，其中，所述薄膜电阻与所述第一下侧布线层和所述第二下侧布线层串联连接。
10.根据权利要求8或9所述的电子部件，还包括：
第一上侧布线层，其形成在所述第二绝缘层之上且与所述第一下侧布线层电连接，和
第二上侧布线层，其形成在所述第二绝缘层之上且与所述第二下侧布线层电连接。
11.根据权利要求10所述的电子部件，其中，所述薄膜电阻与所述第一上侧布线层和所述第二上侧布线层串联连接。
12.根据权利要求10或11所述的电子部件，其中，
所述第一上侧布线层在平面图中与所述薄膜电阻分离，
所述第二上侧布线层在平面图中与所述薄膜电阻分离。
13.根据权利要求10～12中任一项所述的电子部件，其中，
所述第一上侧布线层形成最上布线层，
所述第二上侧布线层形成最上布线层。
14.根据权利要求10～13中任一项所述的电子部件，其中，所述第一上侧布线层具有所述第一下侧布线层的厚度以上的厚度。
15.根据权利要求10～14中任一项所述的电子部件，其中，所述第二上侧布线层具有所述第二下侧布线层的厚度以上的厚度。
16.根据权利要求10～15中任一项所述的电子部件，还包括：
第一长通孔电极，其贯通并埋入于所述第一绝缘层和所述第二绝缘层并且与所述第一下侧布线层和所述第一上侧布线层电连接，和
第二长通孔电极，其贯通并埋入于所述第一绝缘层和所述第二绝缘层并且与所述第二下侧布线层和所述第二上侧布线层电连接。
17.根据权利要求16所述的电子部件，其中，所述薄膜电阻在平面图中位于连接所述第一长通孔电极和所述第二长通孔电极的直线上。
18.根据权利要求16或17所述的电子部件，其中，所述第一长通孔电极具有：
第一下侧部分，其相对于所述薄膜电阻位于所述第一下侧布线层侧，以及
第一上侧部分，其相对于所述薄膜电阻位于所述第一上侧布线层侧且具有所述第一下侧部分的长度以上的长度。
19.根据权利要求16～18中任一项所述的电子部件，其中，所述第二长通孔电极具有：
第二下侧部分，其相对于所述薄膜电阻位于所述第二下侧布线层侧，以及
第二上侧部分，其相对于所述薄膜电阻位于所述第二上侧布线层侧且具有所述第二下侧部分的长度以上的长度。
20.根据权利要求16～19中任一项所述的电子部件，其中，还包括绝缘层，
所述绝缘层对所述第一上侧布线层以及所述第二上侧布线层进行覆盖，并具有使所述第一上侧布线层露出的第一焊盘开口以及使所述第二上侧布线层露出的第二焊盘开口。
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