JP7617954B2 - 半導体装置とその製造方法、および半導体パッケージ - Google Patents

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Description

本開示は、半導体素子を有する半導体パッケージを用いた半導体装置とその製造方法、および半導体パッケージに関する。
車載機器、産業用機器等の電力変換装置に用いられる半導体装置または半導体装置の一部を構成する半導体パッケージには、熱、振動、衝撃等に起因する外力または応力が生じるとともに、高電圧が印加されるため、高い耐久性が求められている。従来、半導体素子と導電部材の一部とが封止樹脂で封止され、導電部材の先端が露出した半導体パッケージを、対向させた制御基板に取り付け、導電部材の先端と制御基板の電極とをはんだで接続した、高強度の接合部を有する半導体装置が開示されている(例えば、特許文献1)。また、半導体パッケージと制御基板との間で露出した導電部材をアンダーフィル材により被覆して絶縁性を向上させた半導体装置が開示されている(例えば、特許文献2)。
特開2013-21371号公報(図2) WO2014/103133(図1)
しかしながら、半導体装置または半導体パッケージの製造、使用等において、半導体パッケージの導電部材と制御基板の電極との接続に用いる接合部材であるはんだ、または半導体パッケージの導電部材の被覆に用いるアンダーフィル材に、外力または応力が生じて、接合部材または絶縁樹脂に剥離、クラック等の損傷を引き起こし、半導体装置の電気的接続または絶縁等に不具合が生じるおそれがあった。そのため、外力または応力による不具合を防止し、耐久性に優れた半導体装置または半導体パッケージを得ることが課題であった。
本開示は、上述の課題を解決するためになされたものであり、耐久性に優れた半導体装置または半導体パッケージを提供することを目的とする。
本開示の半導体装置は、半導体素子と、半導体素子と電気的に接続され、上方に向かって伸びる複数の導電部材と、半導体素子と導電部材とを封止するとともに、複数の導電部材の先端部の周囲を覆う突出部を形成する封止樹脂と、突出部が挿入される貫通孔が形成され、制御電極を有する制御基板と、制御電極と導電部材の先端部とを接続し、可撓性を有する可撓性配線とを備える。
また、本開示の半導体装置の製造方法は、複数の導電部材の先端部の周囲を覆う突出部を形成する封止樹脂を有した半導体パッケージを、ベース板に固定する半導体パッケージ固定工程と、突出部を制御基板に設けた貫通孔に挿入する突出部挿入工程と、先端部と制御基板に設けた制御電極とを、ワイヤボンディングにより可撓性配線で接続する可撓性配線接続工程とを備える。
さらに、本開示の半導体パッケージは、半導体素子と、半導体素子と電気的に接続され、上方に向かって伸びる、複数の導電部材と、半導体素子と導電部材とを封止するとともに、複数の導電部材の先端部の周囲を覆う突出部を形成する封止樹脂とを備える。
本開示によれば、半導体装置または半導体パッケージに生じる外力または応力による不具合を防止し、耐久性に優れた半導体装置または半導体パッケージを得ることができる。
実施の形態1における半導体装置の概略構成を示す模式図である。 実施の形態1における半導体パッケージの概略構成を示す模式図である。 実施の形態1における半導体パッケージの概略構成を示す断面模式図である。 実施の形態1における半導体パッケージと制御基板との対応関係を示す説明図である。 実施の形態1における半導体パッケージの製造方法を示す説明図である。 実施の形態1における半導体装置の可撓性配線の接続状態を示す断面模式図である。 実施の形態1における半導体装置の変形例の概略構成を示す断面模式図である。 実施の形態1における半導体装置の変形例の概略構成を示す模式図である。 実施の形態2における半導体パッケージの突出部と制御基板との関係を示す断面模式図である。 実施の形態1、2における半導体パッケージの変形例の概略構成を示す模式図である。 実施の形態1、2における半導体パッケージの変形例の概略構成を示す断面模式図である。 実施の形態1、2における半導体パッケージの変形例の概略構成を示す模式図である。
本発明者らは鋭意検討を行った結果、半導体パッケージの複数の導電部材の先端部の周囲を覆う突出部を形成し、導電部材の先端部の周囲を露出させない半導体パッケージの封止構造とすることで、アンダーフィル材を用いずに、半導体パッケージと制御基板との間の導電部材の絶縁性を向上させ、アンダーフィル材の剥離、クラック等の不具合自体を生じないようにすることができることを見出した。また、半導体パッケージの導電部材と制御基板の制御電極とを可撓性を有する可撓性配線で接続した構成とすることで、その接続点の接合部の疲労による損傷を抑制して、電気的接続の安定性を向上させることができることを見出した。そして、耐久性に優れた半導体装置または半導体パッケージを得ることができることを見出した。
以下に、本開示の実施の形態に係る半導体装置、半導体装置の製造方法、半導体パッケージおよび半導体パッケージの製造方法について、図面に基づいて詳細に説明する。
実施の形態1.
図1は、本実施の形態の半導体装置1の概略構成を示す模式図である。半導体装置1は、ベース板2の上に絶縁部材3を介して半導体パッケージ4が固定され、半導体パッケージ4の導電部材5の先端部5aと制御基板7の制御電極7bとを可撓性配線8で接続した構成である。半導体パッケージ4および制御基板7の詳細については後述するが、ここでは半導体パッケージ4に形成した突出部6aは、制御基板7の貫通孔7aに挿入された状態となっている。
ベース板2は、半導体パッケージ4を固定する基板であり、半導体パッケージ4に生じた熱を外部へ放熱する。ベース板2には銅を主成分とする板金を用いればよい。絶縁部材3は、ベース板2と半導体パッケージ4とを電気的に絶縁するとともに、半導体パッケージ4の発熱をベース板2へ伝熱する。絶縁部材3には絶縁性のエポキシ樹脂にフィラーとしてシリカを混入したものを用いればよい。
可撓性配線8は、可撓性を有する導電性の配線であり、可撓性配線8と導電部材5の先端部5aとの接続点である第一接続点8a、および可撓性配線8と制御基板7の制御電極7bとの接続点である第二接続点8bにおいて接続される。また、可撓性配線8は、第一接続点8aと第二接続点8bとの間において屈曲して形成されている。半導体パッケージ4または制御基板7に外力または応力が加わった場合、可撓性配線8の屈曲部は変位し、第一接続点8aと第二接続点8bとに負荷がかかることを抑制することができる。可撓性配線8には、アルミニウム、銅、銀、金またはこれらに添加物を加えた合金等の材料を用いることができ、酸化、腐食等の化学変化を生じ難い材料を用いることが好ましい。ここで、可撓性配線8に弾性を有するまたは脆性を有しない材料を選択すると、可撓性配線8は外力または応力に対して弾性変形し、可撓性配線8に疲労または損傷を生じ難くすることができる。また、可撓性配線8には、径または幅が0.1mm以上2mm以下程度の導電性ワイヤまたはリボンを用いることができる。
図2は、本実施の形態の半導体装置1を構成する半導体パッケージ4の概略構成を示す模式図である。図2に示すように、半導体パッケージ4は、複数の導電部材5の先端部5aの周囲を封止樹脂6で被覆して形成した、複数の突出部6aを有している。
突出部6aは、制御基板7の貫通孔7aに挿入できる形状、大きさとすればよい。突出部6aの径は、0.5mm以上10mm以下程度、高さを0.1mm以上5mm以下程度とすることができる。例えば、突出部6aの形状が直方体である場合、幅または奥行きを0.1mm以上10mm以下程度、高さを0.1mm以上5mm以下程度とすることができる。封止樹脂6は導電部材5の先端部5aの上部と半導体パッケージ4の底面とを除く半導体パッケージ4の外周を覆い、可撓性配線8と接続する先端部5aの上端は露出させる。封止樹脂6の上面には、突出部6a以外の部分に、平坦な面である支持面6bが設けられており、支持面6bは制御基板7を支持できる。ここで、図2に示す導電部材5の先端部5aの複数の露出部分は、電源電圧または制御電圧の供給、動作電流または動作温度の検出等に用いる電極である。
図3は、図2のA-A面における半導体パッケージ4の断面模式図である。2つの半導体素子9の下面側の図示しない電極は、下面接合層10および中継電極11を介して導電部材5へ接続され、2つの半導体素子9の上面側の図示しない電極は、上面接合層12を介して導電部材5に接続されている。
導電部材5は、図3に示すように、中継電極11に接続されたものと、上面接合層12を介して半導体素子9の電極に接続されたものとがあり、半導体パッケージ4の上方に向かって伸び、半導体パッケージ4の支持面6bよりも上の部分に先端部5aを有する。図3に示している先端部5aの上端の露出部の幅は、可撓性配線8を接続できる程度であればよく、0.1mm以上5mm以下程度である。導電部材5には銅合金、鉄合金等の導電材料を用いることができる。
封止樹脂6は、絶縁性を有しており、半導体素子9、中継電極11および導電部材5を封止するとともに、導電部材5の先端部5aの周囲を覆い、支持面6bよりも上に突出部6aを形成する。突出部6aを形成すると、導電部材5の先端部5aの側部が絶縁され、封止樹脂6の表面に沿った露出部間の距離を長くすることができ、半導体素子9の電極間の放電を抑制して、半導体パッケージ4および半導体装置1の絶縁性を向上させることができる。封止樹脂6にはエポキシ樹脂を主剤とし、シリカ粉末をフィラーとして混入させた材料を用いることができる。
半導体素子9は、IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、FWD(Free Wheeling Diode)等の素子を用い、1つの半導体パッケージに1種類または2種類以上を組み合わせて用いてもよく、用いる数量を単数または複数としてもよい。半導体素子9にはシリコン、炭化ケイ素、窒化ガリウム等の半導体材料を用いることができる。図3における半導体素子9は上面と下面とに電極を配置する例であり、下面側の図示しない電極は、例えばドレイン電極であり、上面側の図示しない電極は、例えばソース電極である。また、半導体素子9は、電源電圧または制御電圧の供給、動作電流または動作温度の検出等に用いる電極を備えていてもよい。
下面接合層10は、半導体素子9の下面側の電極と中継電極11に配置されている電極パターンとを接続し、半導体素子9を導電部材5に電気的に接続させる。上面接合層12は、半導体素子9の上面側の電極と導電部材5とを電気的に接続する。下面接合層10および上面接合層12には、低融点金属材料であるはんだまたは導電粒子を含有する銀ペーストの硬化物を用いればよい。中継電極11には、銅、アルミニウム等の導電性および熱伝導性を有する板状またはブロック状の材料を用いればよい。また、半導体素子9を下面接合層10を介して導電部材5に接続し、導電部材5を上方に伸びるように屈曲させて、導電部材5を中継電極11としてもよい。
図4は、本実施の形態における半導体パッケージ4と制御基板7との対応関係を示す説明図である。制御基板7には半導体パッケージ4の突出部6aが挿入される貫通孔7aと、可撓性配線8が接続される制御電極7bとが形成されている。
制御基板7は、半導体素子9の電源電圧または制御電圧等を制御する。制御基板7は、半導体素子9の動作電流、動作温度等の検出に用いる電極を備えていてもよい。制御基板7には、ガラス繊維にエポキシ樹脂をしみ込ませたガラスエポキシ基板に銅配線が形成された、いわゆるプリント基板を用いればよく、厚みは0.1mm以上3mm以下程度である。
貫通孔7aは、突出部6aを挿入できる形状、大きさとすればよい。貫通孔7aの開口径は、0.5mm以上10mm以下程度、その孔の深さは制御基板7の厚み分であればよい。例えば、開口形状が平面視で長方形の場合、その幅または奥行きが0.5mm以上10mm以下程度であればよい。貫通孔7aは、NC加工機、レーザ加工機等で形成することができる。貫通孔7aの幅、奥行きは、それぞれ半導体パッケージ4の突出部6aの幅、奥行きよりも大きく、貫通孔7aに突出部6aを挿入して突出部6aの左、右に生じる間隙の大きさに応じて、適宜、調節すればよい。左、右の間隙の大きさを均等にする場合の片側の間隙の大きさは0.1mm以上5mm以下とすることが好ましい。間隙を小さくすると、可撓性配線8の配線長さを短くして可撓性配線8の材料の使用量を削減することができるとともに、半導体装置1に外力または応力が生じた場合に突出部6aと貫通孔7aとが接触しやすくなるため、可撓性配線8が延伸され難く、可撓性配線8が過負荷となることを抑制できる。間隙を大きくすると、突出部6aを貫通孔7aに挿入しやすく、組み立て精度が向上し、挿入不足等による不具合を抑制できる。
制御電極7bは、制御基板7に形成された銅配線に接続された、半導体素子9の電源電圧または制御電圧の供給、動作電流または動作温度の検出等に用いる電極である。制御電極7bには銅を用いることができ、銅にニッケル、金等のめっき処理が施された金属材料を用いてもよく、可撓性配線8との接続において所望の接合強度が得られる材料を選択することが好ましい。また、制御電極7bから貫通孔7aの開口端部までの距離は、0.5mm以上10mm以下とすることが好ましく、距離を短くすると可撓性配線8の配線長さを短くして可撓性配線8の材料の使用量を削減することができ、距離を長くすると開口を形成した際に生じるおそれのある制御電極7bの変形、消失、損傷を抑制できる。
続いて、本実施の形態における半導体装置1の製造方法について説明する。半導体装置1の製造方法は、半導体パッケージ4をベース板2に固定する半導体パッケージ固定工程と、半導体パッケージ4の突出部6aを制御基板7の貫通孔7aに挿入する突出部挿入工程と、半導体パッケージ4の導電部材5の先端部5aと制御基板7の制御電極7bとを可撓性配線8で接続する可撓性配線接続工程とを備える。
半導体パッケージ固定工程においては、ベース板2に接着性および熱硬化性を有する、液状またはシート状の絶縁部材3を塗布または貼合して、その上の所望の位置に半導体パッケージ4を置いて加熱し、絶縁部材3を硬化させ、図1に示したように、ベース板2に半導体パッケージ4を固定する。
突出部挿入工程においては、図4に示したように、半導体パッケージ4の突出部6aの位置に対応するように制御基板7の貫通孔7aの位置を調整して突出部6aを貫通孔7aに挿入する。半導体パッケージ4の突出部6a以外の平坦な上面にエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂等の接着性および熱硬化性を有する樹脂材料を塗布し、貼合および加熱して樹脂材料を硬化させ、半導体パッケージ4に制御基板7を固定してもよい。ここで、固定方法は樹脂材料による接着以外にも、機械的に固定する方法を用いてもよく、例えば、ねじ、フック等の機構を利用して固定してもよい。
可撓性配線接続工程においては、ワイヤボンダによる超音波接合を利用して、導電部材5の先端部5aと制御基板7の制御電極7bとを可撓性配線8で接続する。可撓性配線8にリボン状のワイヤを用いる場合、ワイヤボンダには専用加工ツールを用いてもよい。ここで、接続方法はワイヤボンダによるワイヤボンディング以外にも、先端以外が絶縁被覆された金属配線をはんだ付けして接続する方法を用いることもできる。
ここで、半導体パッケージ4の製造方法について説明する。半導体パッケージ4は、半導体素子9を中継電極11に接合する半導体素子接合工程と、導電部材5を半導体素子9および中継電極11に接合する導電部材接合工程と、封止樹脂6で導電部材5、導電部材5の先端部5aの周囲および半導体素子9を覆う封止工程とを備える。
半導体素子接合工程においては、半導体素子9の下面電極を中継電極11へはんだ付けで、または導電性ペーストを塗布および焼結させて接合し、図2に示したように、半導体素子9を中継電極11に固定する。中継電極11の接合部分にニッケルめっき、プラズマ照射等の表面処理を施し、半導体素子9と中継電極11との接合性を向上させてもよい。
導電部材接合工程においては、導電部材5を半導体素子9および中継電極11にはんだ付けで接合し、図3に示したように、折り曲げられた導電部材5を半導体パッケージ4の上方に向かって伸びるように固定する。
封止工程においては、導電部材5が接合された半導体素子9および中継電極11を金型に配置し、溶融させた封止樹脂材料を金型へ流し込んで全体を加熱し、封止樹脂材料を硬化させて封止樹脂6を一体成形する、いわゆるトランスファモールドによって導電部材5および半導体素子9を封止する。ここで、金型の封止樹脂6の突出部6aに対応する部分において、直方体状の空間を設けておくことで、トランスファモールドにより直方体状の突出部6aを形成することができる。ここで、この空間を形成せずにトランスファモールドで樹脂封止を行うと、図5に示すように、突出部6aが形成されないが、突出部6aを形成させたい部分以外について、図5に示した切削方向d1およびこれに直交する切削方向d2に沿ってエンドミルによって切削し、突出部6aを形成できる。このようにすると、トランスファモールドに用いる金型を再製作せずに突出部6aの位置を変更させることができ、設計と製造のコストを低減させることができる。また、トランスファモールド以外に、コンプレッションモールド、ポッティング等により樹脂被覆し、樹脂を硬化させた後、切削、研磨等によって突出部6aを形成することもできる。
以上の工程で、本実施の形態に係る半導体装置1と、半導体装置1に用いる半導体パッケージ4とを製造できる。
このように、半導体装置1は、半導体素子9と、半導体素子9と電気的に接続された、上方に向かって伸びる、複数の導電部材5と、半導体素子9と導電部材5とを封止するとともに、複数の導電部材5の先端部5aの周囲を覆う突出部6aを形成する封止樹脂6と、突出部6aが挿入される貫通孔7aが形成され、制御電極7bを有する制御基板7と、制御電極7bと導電部材5の先端部5aとを接続し、可撓性を有する可撓性配線8とを備えた構成とすることで、突出部6aが形成された封止樹脂6により、半導体パッケージ4の導電部材5の先端部5aの周囲が絶縁され、半導体パッケージ4と制御基板7との間にアンダーフィル材等の絶縁樹脂を設ける必要がなくなるため、半導体装置1に外力または応力が生じてもこの絶縁樹脂の剥離、クラック等の不具合自体が生じない。よって、半導体装置1に生じる外力または応力による不具合を防止し、耐久性に優れた半導体装置1を得ることができる。また、突出部6aが形成された半導体パッケージ4は、このような半導体装置1の製造に使用できる。
なお、本実施の形態では、複数の導電部材5の先端部5aの周囲が、全て覆われる突出部6aを形成する封止樹脂6の例を示したが、先端部5aの周囲のうち、制御基板7の上面の高さ以下の部分が封止樹脂6で覆われている、換言すると、制御基板7の上面の高さよりも上の部分が封止樹脂6で覆われていない、突出部6aを形成する構成の封止樹脂6であってもよい。また、図3に示すように、導電部材5の先端部5aの上端は全て露出する例を示したが、先端部5aの上端の露出部は可撓性配線8が接続できる程度に露出していればよく、先端部5aの上端の一部が封止樹脂6で被覆される構成としてもよい。例えば、先端部5aの上端の露出部の幅が先端部5aの幅の半分程度とすることができる。これらの先端部5aの上下および左右方向の露出に関する構成によっても半導体装置1の絶縁性は確保され、半導体パッケージ4の製造において、封止樹脂6の封止精度が緩和される、または可撓性配線8の接続が容易となる。
また、図6に示すように、突出部6aの下端から突出部6aの上端、換言すると、半導体パッケージ4の突出部6aが形成される面から突出部6aの上端までの長さである突出部高さH1は、制御基板7の厚みH2以上であり、突出部6aの上端が制御基板7の上面よりも上方にあることが好ましい。図6では、突出部6aの高さH1と制御基板7の厚みH2との差分だけ、突出部6aの上端が制御基板7の上面よりも上方にある。この構成によって突出部6aの貫通孔7aへの挿入が容易となり、挿入不足等による半導体パッケージ4と制御基板7との固定不具合、可撓性配線8の接続不具合等を抑制できる。また、半導体パッケージ4の支持面6bと制御基板7の下面とは接していてもよく、離間していてもよい。
さらに、図6に示すように、可撓性配線8と先端部5aとの接続点である第一接続点8aと、可撓性配線8と制御電極7bとの接続点である第二接続点8bとの間の長さである接続点間距離D1、第一接続点8aから第二接続点8bまでの可撓性配線8の長さ、および突出部6aの側部と制御基板7の貫通孔7aの開口端との幅である許容幅D2の関係において、可撓性配線8の長さは接続点間距離D1と許容幅D2との和よりも長いことが好ましい。この構成によって、外力または応力が生じて突出部6aと制御基板7とが横方向に動いて突出部6aの側部が貫通孔7aの開口端と衝突しても、可撓性配線8の屈曲部が伸びきることがなく、可撓性配線8の第一接続点8aおよび第二接続点8bに負荷がかかることを抑制できる。
また、突出部6aの形状は、図2に示した直方体以外に多角柱、円柱等でもよく、制御基板7の貫通孔7aの形状は、突出部6aの形状に応じて選択すればよい。さらに、半導体パッケージ4の支持面6bは平坦である例を示したが、完全に平坦でなくてもよく、凹凸を有していてもよいし、ドーム型のような球面を有していてもよい。
また、半導体パッケージ4は、図7に示すように、支持面6bに導電部材5の先端部5aを含まない封止樹脂6からなる第二突出部6cを備えていてもよい。第二突出部6cに対応して制御基板7に第二貫通孔7cを設けておき、第二貫通孔7cに第二突出部6cを挿入することで、半導体パッケージ4と制御基板7とがさらに安定的に固定される。そのため、半導体装置1または半導体パッケージ4に外力または応力が生じて突出部6aと制御基板7とが横方向に動こうとしても規制され、可撓性配線8の屈曲部が伸びきることがなく、可撓性配線8の第一接続点8aおよび第二接続点8bに負荷がかかることをさらに抑制できる。第二突出部6cの形状は、直方体、多角柱、円柱等とすればよい。また、第二突出部6cの径は、0.5mm以上10mm以下程度、高さを0.1mm以上5mm以下程度とすることができる。例えば、第二突出部6cの形状が直方体である場合、幅または奥行きを0.5mm以上10mm以下程度、高さを0.1mm以上5mm以下程度とすることができる。
さらに、第二貫通孔7cは、第二突出部6cを挿入できる形状、大きさであればよく、その開口径は0.5mm以上10mm以下程度、その孔の深さは制御基板7の厚み分とすることができる。例えば、第二貫通孔7cの開口形状が平面視で長方形の場合、その開口径の幅または奥行きは、0.5mm以上10mm以下程度とすることができる。第二貫通孔7cは、NC加工機、レーザ加工機等で形成することができる。第二貫通孔7cの幅、奥行きは、それぞれ第二突出部6cの幅、奥行きよりも大きく、第二貫通孔7cに第二突出部6cを挿入して第二突出部6cの左、右に生じる間隙の大きさに応じて、適宜、調節すればよい。左、右の間隙の大きさを均等にする場合の片側の間隙の大きさは0.1mm以上5mm以下とすることが好ましい。間隙を小さくすると、半導体装置1に外力または応力が生じた場合に第二突出部6cと第二貫通孔7cとが接触しやすくなるため、可撓性配線8が延伸され難く、可撓性配線8が過負荷となることを抑制できる。間隙を大きくすると、第二突出部6cを第二貫通孔7cに挿入しやすく、組み立て精度が向上し、挿入不足等による不具合を抑制できる。
さらに、図7に示すように、第二突出部6cの下端から第二突出部6cの上端、換言すると、半導体パッケージ4の第二突出部6cが形成される面から第二突出部6cの上端までの長さである第二突出部高さH3は、制御基板7の厚みH2以上であり、第二突出部6cの上端が制御基板7の上面よりも上方にあることが好ましい。図7では、第二突出部高さH3と制御基板7の厚みH2との差分だけ、第二突出部6cの上端が制御基板7の上面よりも上方にある。この構成によって第二突出部6cの貫通孔7aへの挿入が容易となり、挿入不足等による半導体パッケージ4と制御基板7との固定不具合、可撓性配線8の接続不具合等を抑制できる。
さらに、貫通孔7aに第二突出部6cが挿入されて生じる、第二突出部6cの左、右の間隙の大きさは、左、右の間隙を均等にする場合、片側の間隙の大きさを0.5mm以上5mm以下とすることが好ましい。この片側の間隙を小さくすると、半導体装置1または半導体パッケージ4に外力または応力が生じて突出部6aと制御基板7とが横方向に動こうとしても、第二突出部6cと貫通孔7aとが接触して、突出部6aと制御基板7とが横方向に動き、可撓性配線8の屈曲部が伸びきることがなく、可撓性配線8の第一接続点8aおよび第二接続点8bに負荷がかかることをさらに抑制できる。間隙を大きくすると第二突出部6cを貫通孔7aに挿入しやすく、組み立て精度が向上し、挿入不足等による不具合を抑制できる。
また、図8に示すように、図1の半導体装置1の制御基板7の上に、導電部材5の先端部5a、制御基板7の制御電極7bおよび可撓性配線8を覆う接合保護部材13が形成された半導体装置1aとしてもよい。接合保護部材13は、弾性を有しており、半導体装置1aに生じる外力または応力から先端部5a、制御電極7bまたは可撓性配線8を保護する。接合保護部材13に、弾性率が1MPa以上1000MPa未満の比較的柔軟な樹脂を用いると、半導体装置1aに生じる外力または応力による可撓性配線8の変位、変形に接合保護部材13が追従しやすくなり、可撓性配線8の第一接続点8aおよび第二接続点8bに負荷がかかることを抑制できる。また、弾性率が1GPa以上10GPa以下の比較的弾性変形を生じ難い樹脂を用いると、半導体パッケージ4と制御基板7との固定を強化するとともに、可撓性配線8を固定でき、半導体装置1aに生じる外力による可撓性配線8の変位、変形を抑制し、可撓性配線8の第一接続点8aおよび第二接続点8bに負荷がかかることを抑制できる。さらに、接合保護部材13は、絶縁性を有しており、先端部5a、制御電極7bおよび可撓性配線8を覆うことでこれらの間の絶縁性が向上する。接合保護部材13にはシリコーン、フッ素、ポリウレタン、ポリオレフィン、ポリイミド等の熱硬化性樹脂、紫外線硬化性樹脂等を用いることができる。また、接合保護部材13にフィラーを分散させて、接合保護部材13の弾性率を調整してもよい。ここで、接合保護部材13は、制御基板7の所望の位置に所望の形状で形成するために、硬化前にはチクソ性を有することが好ましい。
また、接合保護部材13を形成する接合保護形成工程では、ディスペンサ、スリットコータ等を用いて、導電部材5の先端部5a、制御基板7の制御電極7bおよび可撓性配線8を覆うように、または制御基板7の上面の全面を覆うように接合保護部材原料を塗布し、硬化させる。接合保護部材13の材料に熱硬化性樹脂を選択した場合、加熱して硬化させ、紫外線硬化性樹脂を選択した場合、樹脂に適した波長の紫外線を照射して硬化させる。
また、半導体パッケージ4、半導体素子9、導電部材5を複数備える例を示したが、これらの数量は適宜、変更してもよい。例えば、半導体素子9を4個とし、導電部材5は8個にしてもよい。ここで、半導体パッケージ4は、半導体素子9への電源電圧または制御電圧の供給、半導体素子9の動作電流または動作温度の検出等に用いる電極を複数備えていてもよく、これに応じて導電部材5の数量を増加させてもよい。
また、半導体素子9の図示しない電極を半導体素子9の上面と下面とに配置した例を示したが、半導体素子9の上面のみに複数配置してもよい。この場合、半導体素子9の上面の複数の電極へ上面接合層12を介して複数の導電部材5を接続する。
このような構成によっても、半導体パッケージ4の導電部材5の先端部5aの周囲が絶縁され、半導体パッケージ4と制御基板7との間にアンダーフィル材等の絶縁樹脂を設ける必要がなくなるため、半導体装置1に外力または応力が生じてもこの絶縁樹脂の剥離、クラック等の不具合自体が生じない。また、半導体装置1に外力または応力が生じても接合保護部材13が可撓性配線8に追従する、または接合保護部材13が可撓性配線8を固定することにより、可撓性配線8の第一接続点8aおよび第二接続点8bに負荷がかかることを抑制できる。よって、半導体装置1に生じる外力または応力による不具合を防止し、耐久性に優れた半導体装置1または半導体パッケージ4を得ることができる。
実施の形態2.
実施の形態1では、半導体パッケージ4の突出部6aの形状は直方体である例を示したが、本実施の形態では、突出部6aは階段状の形状である例について説明する。これ以外の構成は実施の形態1と同様である。
図9は、本実施の形態における半導体パッケージ4の突出部6aと制御基板7との関係を示す断面模式図である。突出部6aは、支持部6dを有する下段と、下段の上に挿入部6eを有する上段とで構成される階段状の形状である。支持部6dは制御基板7の下面を支持し、挿入部6eは制御基板7の貫通孔7aに挿入される。ここで、支持部6dの上面は制御基板7を支持している。
支持部6dの径は制御基板7の貫通孔7aの開口径よりも大きく、挿入部6eの径は制御基板7の貫通孔7aの開口径よりも小さい。挿入部6eの径は、0.5mm以上10mm以下程度、高さは0.1mm以上5mm以下程度とすることができる。例えば、挿入部が直方体の場合、幅または奥行きを0.5mm以上10mm以下程度、高さは0.1mm以上5mm以下程度とすることができる。支持部6dの径は、挿入部6eの径よりも大きければよく、制御基板7の下面を支持することができる程度とすればよい。
挿入部6eの上端部では導電部材5の先端部5aが露出しており、この露出部は可撓性配線8との接続点となる。また、支持部6dの上端から挿入部6eの上端までの長さである挿入部高さH4は、制御基板7の厚みH2以上であり、挿入部6eの上端が制御基板7の上面よりも上方にあることが好ましい。図9では、挿入部高さH4と制御基板7の厚みH2との差分だけ、挿入部6eの上端が制御基板7の上面よりも上方にある。この構成によって、制御基板7の裏面に回路配線・部品が搭載されている場合、または半導体パッケージ4の突出部6a以外に凹凸部が存在する場合に、半導体パッケージ4と制御基板7とが接触することがなく、半導体パッケージ4と制御基板7とが平行に配置されるため、突出部6aの挿入不足が生じ難くなる。また、このような挿入不足の解消により、可撓性配線8が接続しやすくなる。
ここで、制御基板7は、板状に成形されたエポキシ樹脂が加熱されて形成されており、加熱、吸湿等によって反りを生じる場合がある。このように制御基板7の全面が反る場合にも上述の構成により、半導体パッケージ4と制御基板7とが接触することがなく、半導体パッケージ4と制御基板7とが平行に配置されるため、突出部6aの挿入不足が生じ難くなる。また、このような挿入不足の解消により、可撓性配線8が接続しやすくなる。
このような構成としても、突出部6aが形成された封止樹脂6により、半導体パッケージ4の複数の導電部材5の先端部5aの周囲が絶縁され、半導体パッケージ4と制御基板7との間にアンダーフィル材等の絶縁樹脂を設ける必要がなくなるため、半導体装置1に外力または応力が生じてもこの絶縁樹脂の剥離、クラック等の不具合自体が生じない。よって、半導体装置1に生じる外力または応力による不具合を防止し、耐久性に優れた半導体装置1または半導体パッケージ4を得ることができる。
なお、実施の形態1、2では、半導体パッケージ4の上方に向かって伸びるように屈曲させた導電材料を導電部材5に用いる例を示したが、導電部材5に電極ポスト14を用いるとともに、半導体素子9の電極に接続される配線に可撓性配線8を用いる構成であってもよく、図10から図12に示すように半導体パッケージ4aを構成すればよい。ここで、図10は、半導体パッケージ4aの概略構成を示す模式図で、図11は、図10のB-B面における半導体パッケージ4aの断面模式図で、図12は、半導体パッケージ4aの概略構成を示す模式図である。説明の明瞭化のため、図10では封止樹脂6を除いて図示している。
図10に示すように、導電部材5として導電性を有する柱状の電極ポスト14を用いており、電極ポスト14は、半導体素子9と電気的に接続され、半導体パッケージ4aの上方に向かって伸びている。また、電極ポスト14は、絶縁性を有する絶縁層16の上に設けられた導電パターンである導電層17にも接続されている。半導体素子9は、絶縁層16を介して中継電極11に固定されている。半導体素子9には電極ポスト14が接続された電極とは異なる電極である制御用端子15が設けられており、半導体素子9がMOSFETである場合、制御用端子15は、例えば、ゲート電極端子である。この制御用端子15と導電層17とは、可撓性配線8により接続されている。可撓性配線8の形成、接続には、例えば、ワイヤボンディングを用いることができる。
図11に示すように、電極ポスト14は封止樹脂6で封止されており、電極ポスト先端部14aの周囲を覆う突出部6aが封止樹脂6により形成されている。電極ポスト先端部14aの上端は封止樹脂6で覆われずに外部に露出しており、この露出部に可撓性配線8を接続する。電極ポスト14には銅、ニッケル等の金属材料を用いればよく、電極ポスト14の上端および下端以外の周囲、換言すれば電極ポスト14の側面を、例えば、電着コーティングを用いてエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等の絶縁性の材料で覆ってもよい。そして、例えば、トランスファモールドによって封止樹脂6を形成し、図12に示すような突出部6aを有する半導体パッケージ4aを得ることができる。
このように、電極ポスト14とともに可撓性配線8を用いて半導体パッケージ4aを製造すると、半導体素子9のレイアウトを変更しても、導電部材5の再設計または製造が不要となり、設計コストを削減できる。
このような構成としても、突出部6aが形成された封止樹脂6により、半導体パッケージ4aの導電部材5として用いた電極ポスト14の電極ポスト先端部14aの周囲が絶縁され、半導体パッケージ4aと制御基板7との間にアンダーフィル材等の絶縁樹脂を設ける必要がなくなるため、半導体装置1に外力または応力が生じてもこの絶縁樹脂の剥離、クラック等の不具合自体が生じない。よって、半導体装置1に生じる外力または応力による不具合を防止し、耐久性に優れた半導体装置1または半導体パッケージ4aを得ることができる。
上述以外にも各実施の形態の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
1、1a 半導体装置、 2 ベース板、 3 絶縁部材、 4、4a 半導体パッケージ、 5 導電部材、 5a 先端部、 6 封止樹脂、 6a 突出部、 6b 支持面、 6c 第二突出部、 6d 支持部、 6e 挿入部、 7 制御基板、 7a 貫通孔、 7b 制御電極、 7c 第二貫通孔、 8 可撓性配線、 8a 第一接続点、 8b 第二接続点、 9 半導体素子、 10 下面接合層、 11 中継電極、 12 上面接合層、 13 接合保護部材、 14 電極ポスト、 14a 電極ポスト先端部 15 制御用端子、 16 絶縁層、 17 導電層、 d1、d2 切削方向 、 D1 接続点間距離、 D2 許容幅、 H1 突出部高さ、 H2 制御基板厚み、 H3 第二突出部高さ、 H4 挿入部高さ。

Claims (14)

  1. 半導体素子と、
    前記半導体素子と電気的に接続され、上方に向かって伸びる、複数の導電部材と、
    前記半導体素子と前記導電部材とを封止するとともに、前記複数の導電部材の先端部の周囲を覆う突出部を形成する封止樹脂と、
    前記突出部が挿入される貫通孔が形成され、制御電極を有する制御基板と、
    前記制御電極と前記導電部材の前記先端部とを接続し、可撓性を有する可撓性配線と
    を備える半導体装置。
  2. 前記突出部の下端から前記突出部の上端までの長さである前記突出部の高さは、前記制御基板の厚み以上であり、前記突出部の上端が前記制御基板の上面よりも上方にあることを特徴とする、請求項1に記載の半導体装置。
  3. 前記突出部は、前記制御基板の下面を支持する支持部を有する下段と、前記貫通孔に挿入する挿入部を有する上段とを備え、前記挿入部の高さは、前記制御基板の厚み以上であり、前記挿入部の上端が前記制御基板の上面よりも上方にあることを特徴とする、請求項1に記載の半導体装置。
  4. 前記封止樹脂の前記突出部以外の上面は平坦であることを特徴とする、請求項1から請求項3のいずれか一項に記載の半導体装置。
  5. 前記可撓性配線と前記先端部との接続点である第一接続点および前記可撓性配線と前記制御電極との接続点である第二接続点の間の長さである接続点間距離と、前記第一接続点から前記第二接続点までの前記可撓性配線の長さと、前記突出部の側部と前記貫通孔の開口端との幅である許容幅との関係において、前記可撓性配線の長さは前記接続点間距離と前記許容幅との和よりも長いことを特徴とする、請求項1から請求項4のいずれか一項に記載の半導体装置。
  6. さらに、前記先端部、前記制御電極および前記可撓性配線を覆い、
    これらの間を電気的に絶縁する接合保護部材が前記制御基板上に形成されていることを特徴とする、請求項1から請求項5のいずれか一項に記載の半導体装置。
  7. 前記封止樹脂の前記突出部以外の上面に、前記導電部材を含まない前記封止樹脂からなる第二突出部が備えられ、前記第二突出部に対応して設けられた前記制御基板の第二貫通孔に前記第二突出部が挿入された構造を有することを特徴とする、請求項1から請求項6のいずれか一項に記載の半導体装置。
  8. 複数の導電部材の先端部の周囲を覆う突出部を形成する封止樹脂を有した半導体パッケージを、ベース板に固定する半導体パッケージ固定工程と、
    前記突出部を制御基板に設けた貫通孔に挿入する突出部挿入工程と、
    前記先端部と前記制御基板に設けた制御電極とを、ワイヤボンディングにより可撓性配線で接続する可撓性配線接続工程と
    を備える半導体装置の製造方法。
  9. さらに、前記制御基板の上に、前記先端部、前記制御電極および前記可撓性配線を覆い、これらの間を電気的に絶縁する接合保護部材を形成する接合保護部材形成工程を備えることを特徴とする、請求項8に記載の半導体装置の製造方法。
  10. 半導体素子と、
    前記半導体素子と電気的に接続され、上方に向かって伸びる、複数の導電部材と、
    前記半導体素子と前記導電部材とを封止するとともに、前記複数の導電部材の先端部の周囲の一周分を覆う突出部とを形成する封止樹脂と
    を備える半導体パッケージ。
  11. 前記突出部は、支持部を有する下段と、前記下段の上に挿入部を有する上段とで構成され、前記下段の径は前記上段の径よりも大きいことを特徴とする、請求項10に記載の半導体パッケージ。
  12. 前記封止樹脂の前記突出部以外の上面は平坦であることを特徴とする、請求項10または請求項11に記載の半導体パッケージ。
  13. さらに、前記封止樹脂の前記突出部以外の上面に、前記導電部材を含まない前記封止樹脂からなる第二突出部が備えられたことを特徴とする、請求項10から請求項12のいずれか一項に記載の半導体パッケージ。
  14. 前記突出部は、前記複数の導電部材の先端部の上部の周囲を覆わない、請求項10から請求項13のいずれか一項に記載の半導体パッケージ。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210941A (ja) 2006-03-27 2006-08-10 Renesas Technology Corp 半導体装置
JP2006287101A (ja) 2005-04-04 2006-10-19 Toyota Motor Corp パワーモジュール、及び、その製造方法
JP2017059757A (ja) 2015-09-18 2017-03-23 日本電気株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256421A (ja) * 1997-03-11 1998-09-25 Hitachi Ltd 半導体装置及びその実装方法
JP5525024B2 (ja) 2012-10-29 2014-06-18 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP5930070B2 (ja) 2012-12-28 2016-06-08 富士電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006287101A (ja) 2005-04-04 2006-10-19 Toyota Motor Corp パワーモジュール、及び、その製造方法
JP2006210941A (ja) 2006-03-27 2006-08-10 Renesas Technology Corp 半導体装置
JP2017059757A (ja) 2015-09-18 2017-03-23 日本電気株式会社 半導体装置および半導体装置の製造方法

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