JP7584516B2 - ディスプレイパネル、駆動方法およびディスプレイデバイス - Google Patents

Description

本発明は、ディスプレイの技術分野に関し、特にディスプレイパネル、駆動方法、およびディスプレイデバイスに関する。

ディスプレイ技術の急速な発展に伴い、ディスプレイデバイスは、高度な統合および低コストの開発傾向を示している。アレイ上のゲートドライバー（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ，ＧＯＡ、アレイ基板行ドライブ）テクノロジーは、ディスプレイパネルのベース基板上に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）ゲート駆動回路を統合して、ディスプレイパネルのスキャンドライブを形成し、それによってゲート集積回路（ＩＣ，Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のボンディング領域（Ｂｏｎｄｉｎｇ）とファンアウト（Ｆａｎ－ｏｕｔ）領域の配線スペースを節約し、製品コストを削減する。

本発明の実施形態によって提供されるディスプレイパネルは、
表示領域および非表示領域を含むベース基板を備え、
前記表示領域は、
複数の行および複数の列に沿ってマトリックスモードで配置される複数のサブピクセルと、
サブピクセルの１つの行が、少なくとも１つの駆動線に対応して電気的に接続されている、複数の駆動線と、
前記サブピクセルの１つの列がデータラインの少なくとも１つに対応して電気的に接続されている複数のデータラインとを含み、
前記非表示領域は、
複数のクロ複数のクロック信号線と、前記クロック信号線の延長方向に順次配列された複数のシフトレジスタユニットとを備えるゲート駆動回路を含み、前記複数のクロック信号線が複数のクロック信号線グループに分割され、
前記複数のシフトレジスタユニットは、複数のレジスタユニットグループに分割され、ここで、同じ前記レジスタユニットグループ中内のすべての前記シフトレジスタユニットがカスケード接続され、前記クロック信号線の延長方向に隣接する２つのシフトレジスタユニットが異なるレジスタユニットグループに配置され、また、異なる記レジスタユニットグループは、異なる記クロック信号線グループに対応し、
各前記シフトレジスタユニットは、入力トランジスタおよび出力トランジスタを含み、前記入力トランジスタのゲートは、対応する前記クロック信号線グループ内の１つのクロック信号線に電気的に接続され、前記入力トランジスタの第１の極は、入力信号端に電気的に接続され、前記入力トランジスタの第２の極は、前記出力トランジスタのゲートに電気的に接続され、前記出力トランジスタの第２の極は、対応して、少なくとも１つの駆動線に電気的に接続されている。

任意選択で、本発明の実施形態において、前記ディスプレイパネルは、半導体層と、ゲート絶縁層と、第１の導電層と、第１の絶縁層と、第２の導電層とをさらに備え、
前記半導体層は、前記ベース基板上に配置され、かつ、前記半導体層は、前記入力トランジスタの活性層および前記出力トランジスタの活性層を含み、前記活性層は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域とを含み、
前記ゲート絶縁層は、前記半導体層の前記ベース基板とは反対側に面する側に配置され、
前記第１の導電層は、前記ゲート絶縁層の前記ベース基板とは反対側に面する側に配置され、かつ、前記第１の導電層は、前記複数の駆動線と、複数の第１の接続線と、複数の第２の接続線と、前記入力トランジスタのゲートと、前記出力トランジスタのゲートとを含み、１つの前記シフトレジスタユニットは、少なくとも１つの前記第１の接続線および少なくとも１つの前記第２の接続線に対応し、
前記第１の絶縁層は、前記第１の導電層の前記ベース基板とは反対側に面する側に配置され、
前記第２の導電層は、前記第１の絶縁層の前記ベース基板とは反対側に面する側に配置され、かつ、前記第２の導電層は、前記複数のデータラインと、前記複数のクロック信号線と、複数の第１の転送部とを含み、ここで、１つの前記第１の転送部は、１つの前記出力トランジスタの活性層のソース領域に電気的に接続され、前記第２の導電層は、第１の電力線をさらに含み、
１つの前記シフトレジスタユニットおよび前記シフトレジスタユニットに対応する前記クロック信号線グループの場合、前記第１の接続線の一方の端は、前記シフトレジスタユニットの入力トランジスタのゲートに直接電気的に接続され、前記第１の接続線のもう一方の端は、第１のビアホールを介して前記クロック信号線グループ内の１つのクロック信号線に電気的に接続され、前記第２の接続線の一方の端は、第２のビアホールを介して前記第１の転送部に電気的に接続され、前記第２の接続線のもう一方の端は第３のビアホールを介して前記クロック信号線グループ内の別のクロック信号線、または第１の電力線に電気的に接続され、
前記第１のビアホール、前記第２のビアホールおよび前記第３のビアホールは、前記第１の絶縁層を貫通し、間隔を置いて形成される。

任意選択で、本発明の実施形態において、前記複数のクロック信号線は２つのクロック信号線グループに分割され、前記２つのクロック信号線グループは、第１のクロック信号線グループおよび第２のクロック信号線グループを含み、前記第１のクロック信号線グループは、第１のクロック信号線および第２のクロック信号線を含み、前記第２のクロック信号線グループは、第３のクロック信号線および第４のクロック信号線を含み、
前記複数のシフトレジスタユニットは、２つのレジスタユニットグループに分割され、前記２つのレジスタユニットグループは、第１のレジスタユニットグループおよび第２のレジスタユニットグループを含み、前記第１のレジスタユニットグループは、前記クロック信号線の延長方向に順次配列された奇数番目のシフトレジスタユニットを含み、第２のレジスタユニットグループは、前記クロック信号線の延長方向に順次配列された偶数番目のシフトレジスタユニットを含み、
前記第１の个レジスタユニットグループのカスケード接続された複数のシフトレジスタユニットの場合、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第１のクロック信号線に電気的に接続され、前記奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第２のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続され、および、偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第２のクロック信号線に電気的に接続され、前記偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第１のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続され、
前記第２のレジスタユニットグループのカスケード接続された複数のシフトレジスタユニットの場合、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第３のクロック信号線に電気的に接続され、前記奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第４のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続され、および、前記偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第４のクロック信号線に電気的に接続され、前記偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第３のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続される。

任意選択で、本発明の実施形態において、各前記シフトレジスタユニットは、電圧安定化トランジスタをさらに含み、前記入力トランジスタの第２の極は、前記電圧安定化トランジスタの第１の極に電気的に接続され、前記電圧安定化トランジスタの第２の極は、前記出力トランジスタのゲートに電気的に接続され、
前記第２の導電層は、第１の電力線をさらに含み、各前記電圧安定化トランジスタのゲートは、第４のビアホールを介して前記第１の電力線に電気的に接続され、前記第４のビアホールは、前記第１の絶縁層を貫通する。

任意選択で、本発明の実施形態において、同じ前記ゲート駆動回路において、前記ベース基板上の前記入力トランジスタの正投影は、前記第１の前記ベース基板上の電力線の正投影と前記ベース基板上の前記複数のクロック信号線の正投影との間にあり、
前記ベース基板上の前記電圧安定化トランジスタの正投影は、前記ベース基板上の前記複数のクロック信号線の正投影とは反対側に面する、前記第１の前記ベース基板上の電力線の正投影の片側にあり、
前記ベース基板上の前記出力トランジスタの正投影は、前記第１の前記ベース基板上の電力線の正投影とは反対側に面する、前記ベース基板上の前記電圧安定化トランジスタの正投影の片側にある。

任意選択で、本発明の実施形態において、前記シフトレジスタユニットは、第１の制御トランジスタおよび第２の制御トランジスタをさらに含み、
前記半導体層は、前記第１の制御トランジスタの活性層および前記第２の制御トランジスタの活性層をさらに含み、
前記第１の導電層は、前記第１の制御トランジスタのゲートおよび前記第２の制御トランジスタのゲートをさらに含み、
前記第２の導電層は、第２の電力線と、複数の第２の転送部と、複数の第３の転送部とをさらに含み、ここで、１つの前記第２の転送部は、１つの前記第１の制御トランジスタに対応し、１つの前記第３の転送部は、１つの前記第２の制御トランジスタに対応し、
また、前記ディスプレイパネルは、第４の導電層と、第３の絶縁層とをさらに含み、
前記第４の導電層は、前記第１の絶縁層と前記第２の導電層との間にあり、かつ、前記第４の導電層は複数の第１の導電部を含み、ここで、１つの前記第１の導電部は、１つの前記第２の制御トランジスタに対応し、
前記第３の絶縁層は、前記第４の導電層と前記第２の導電層との間にあり、
前記第１の制御トランジスタのゲートは、対応する第１の接続線に直接電気的に接続され、前記第１の制御トランジスタの活性層のソース領域は、第５のビアホールを介して前記第１の電力線に電気的に接続され、前記第１の制御トランジスタの活性層のドレイン領域は、対応する前記第２の転送部を介して前記第２の制御トランジスタのゲートに電気的に接続され、前記第５のビアホールは、前記第１の絶縁層および前記第３の絶縁層を貫通し、
前記第２の制御トランジスタの活性層のソース領域は、第６のビアホールを介して対応する前記第３の転送部の一方の端に電気的に接続され、前記第３の転送部のもう一方の端は、第７のビアホールを介して対応する前記第１の導電部の一方の端に電気的に接続され、前記第１の導電部のもう一方の端は、第８のビアホールを介して前記第２の電力線に電気的に接続され、前記第２の制御トランジスタの活性層のドレイン領域は、前記出力トランジスタの活性層のドレイン領域と共有され、前記第６のビアホールは、前記第１の絶縁層および前記第３の絶縁層を貫通し、前記第７のビアホールおよび前記第８のビアホールは、前記第３の絶縁層を貫通する。

任意選択で、本発明の実施形態において、前記ベース基板上の前記第２の電力線の正投影は、前記ベース基板上の前記複数のクロック信号線の正投影と前記ベース基板上の前記ゲート駆動回路の正投影との間にあり、
前記シフトレジスタユニットにおいて、前記ベース基板上の前記第１の制御トランジスタの正投影は、前記ベース基板上の前記入力トランジスタの正投影と前記第１の前記ベース基板上の電力線の正投影との間にあり、
前記シフトレジスタユニットにおいて、前記ベース基板上の前記第２の制御トランジスタの正投影は、前記第１の前記ベース基板上の電力線の正投影とは反対側に面する、前記ベース基板上の前記入力トランジスタの正投影の片側にある。

任意選択で、本発明の実施形態において、前記シフトレジスタユニットにおいて、前記出力トランジスタの活性層および前記第２の制御トランジスタの活性層は、統合された構造で配置される。

任意選択で、本発明の実施形態において、前記シフトレジスタユニットは、第１のコンデンサおよび第２のコンデンサをさらに含み、前記第１のコンデンサの第１の極は、前記第２の電力線に電気的に接続され、前記第１のコンデンサの第２の極は、前記第２の制御トランジスタのゲートに電気的に接続され、前記第２のコンデンサの第１の極は、前記出力トランジスタの第２の極に電気的に接続され、前記第２のコンデンサの第２の極は、前記出力トランジスタのゲートに電気的に接続され、
前記第４の導電層は、複数の第２の導電部をさらに含み、ここで、１つの前記第２の導電部は、１つの前記出力トランジスタに対応し、
前記ベース基板上の前記第１の導電部の正投影および前記ベース基板上の前記第２の制御トランジスタのゲートの正投影は、重複領域を有し、かつ、前記第１の導電部は、前記第１のコンデンサの第１の極として機能し、前記第２の制御トランジスタのゲートは、前記第１のコンデンサの第２の極として機能し、
前記ベース基板上の前記第２の導電部の正投影および前記ベース基板上の対応する前記出力トランジスタのゲートの正投影は、重複領域を有し、かつ、前記第２の導電部は、前記第２のコンデンサの第１の極として機能し、前記出力トランジスタのゲートは、前記第２のコンデンサの第２の極として機能する。

任意選択で、本発明の実施形態において、前記ベース基板上の前記第２の制御トランジスタのゲートの正投影は、前記ベース基板上の前記第１の導電部の正投影を覆う。

任意選択で、本発明の実施形態において、前記ベース基板上の前記第２の制御トランジスタのゲートの正投影および前記ベース基板上の前記第１の導電部の正投影それぞれは、前記第１の前記ベース基板上の電力線の正投影と重複領域を有する。

任意選択で、本発明の実施形態において、前記ベース基板上の前記第８のビアホールの正投影は、前記第１の電力線と前記第２の前記ベース基板上の電力線の正投影との間にあり、前記ベース基板上の前記第７のビアホールの正投影は、前記第１の前記ベース基板上の電力線の正投影と前記ベース基板上の前記第２の制御トランジスタの活性層の正投影との間にある。

任意選択で、本発明の実施形態において、前記ディスプレイパネルは、第２の絶縁層と、第３の導電層とを含み、
前記第２の絶縁層は、前記第２の導電層の前記ベース基板とは反対側に面する側にあり、
前記第３の導電層は、前記第２の絶縁層の前記ベース基板とは反対側に面する側にあり、かつ、前記第２の導電層は、少なくとも１つの補助線を含み、
１つの前記補助線および１つの前記クロック信号線は、少なくとも１つの第９のビアホールを介して電気的に接続され、かつ、前記第９のビアホールは、前記第２の絶縁層を貫通する。

任意選択で、本発明の実施形態において、前記ベース基板上の前記クロック信号線の正投影は、前記ベース基板上の電気的に接続された補助線の正投影を覆う。

本発明の実施形態上記のディスプレイパネルを含むディスプレイデバイスをさらに提供する。

本発明の実施形態によって提供される上記ディスプレイパネルの駆動方法は、
１フレームのスキャン時間において、すべての前記シフトレジスタユニットを制御して、すべての前記駆動線を行ごとに順次スキャンするように制御するステップを備え、前記クロック信号線の延長方向に順次配列された奇数番目のシフトレジスタユニットおよび偶数番目のシフトレジスタユニットは、異なるクロック信号線グループの制御下で独立して駆動される。

本発明の実施形態によって提供される上記ディスプレイパネルの駆動方法は、異なるクロック信号線グループの複数のクロック信号線に印加される信号の、アクティブレベルを維持するための時間は、お互いに重複しない。

本発明の実施形態によって提供されるいくつかのディスプレイパネルの概略構造図である。 本発明の実施形態によって提供されるいくつかのサブピクセルにおけるピクセル駆動回路の概略構造図である。 本発明の実施形態によって提供されるいくつかのピクセル駆動回路の信号シーケンス図である。 本発明の実施形態によって提供されるいくつかのシフトレジスタユニットの概略構造図である。 本発明の実施形態によって提供されるいくつかのシフトレジスタユニットの信号シーケンス図である。 本発明の実施形態によって提供されるいくつかのゲート駆動回路の出力信号シーケンス図である。 本発明の実施形態によって提供されるいくつかの他のシフトレジスタユニットの概略構造図である。 本発明の実施形態によって提供されるいくつかの他のシフトレジスタユニットの信号シーケンス図である。 本発明の実施形態によって提供されるいくつかのゲート駆動回路のレイアウト構造の概略図である。 本発明の実施形態によって提供されるいくつかの半導体層のレイアウト構造の概略図である。 本発明の実施形態によって提供されるいくつかのゲート導電層のレイアウト構造の概略図である。 本発明の実施形態によって提供されるいくつかの第４の導電層のレイアウト構造の概略図である。 本発明の実施形態によって提供されるいくつかの第２の導電層のレイアウト構造の概略図である。 図６に示すレイアウト構造の概略図において、ＡＡ’方向に沿った断面構造の概略図である。 図６に示すレイアウトの概略図において、ＢＢ’方向に沿った断面構造の概略図である。 本発明の実施形態によって提供される他のいくつかのゲート駆動回路のレイアウト構造の概略図である。 本発明の実施形態によって提供されるいくつかの第３の導電層のレイアウト構造の概略図である。 図９に示すレイアウト構造の概略図において、ＡＡ’方向に沿った断面構造の概略図である。 本発明の実施形態によって提供される他のいくつかのシフトレジスタユニットの信号シーケンス図である。

本発明に係る実施例の目的、技術案及びメリットをより明確にするため、以下、本発明に係る実施例の図面を参考しながら、本発明に係る実施例の技術案を明確かつ完全に説明する。説明した実施例は本発明の一部の実施例にすぎず、全部の実施例ではないのが明らかである。本発明の実施例に基づき、当業者は、創造性作業を行わない限りに得られた他の実施例は、全部本発明の保護範囲に属する。

別段の定義がない限り、本発明で使用される技術的または科学的用語は、本発明が属する当業者によって理解される通常の意味を有するものとする。本発明で使用される「第１」、「第２」などの用語は、順序、量、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。「含む」または「包括」などの用語は、単語の前にある要素またはアイテムが、他の要素またはアイテムを除外することなく、単語の後にリストされた要素またはアイテムおよびその同等物をカバーすることを意味する。「接続」または「結合」などの用語は、物理的または機械的接続に限定されず、直接または間接を問わず、電気的接続を含み得る。

図面中のすべてのグラフのサイズおよび形状は、真の縮尺を反映しておらず、本発明の内容を説明することのみを意図していることに留意されたい。同じまたは類似の参照番号は、同じまたは類似の要素、または最初から最後まで同じまたは類似の機能を持つ要素を表す。

図１に示されるように、本発明の実施形態によって提供されるディスプレイパネルは、ベース基板１０００を含み得る。ここで、ベース基板１０００は、表示領域ＡＡおよび非表示領域ＢＢを含み得る。非表示領域ＢＢは、表示領域を取り囲むことができる。表示領域ＡＡは、複数のピクセルユニットＰＸを含み得、ピクセルユニットＰＸは、複数のサブピクセルｓｐｘを含み得る。複数のサブピクセルｓｐｘは、複数の行および複数の列に沿ってマトリックスモードで配置される。

例示的に、図１および図２に示されるように、複数のサブピクセルｓｐｘのうちの少なくとも１つのサブピクセルｓｐｘには、ピクセル駆動回路０１２１および発光デバイス０１２０が含まれ得る。ここで、ピクセル駆動回路０１２１には、トランジスタおよびコンデンサが含まれ、トランジスタとコンデンサとの相互作用により電気信号が生成され、生成された電気信号は、発光デバイス０１２０の第１の電極に入力される。さらに、発光デバイス０１２０の第２の電極に対応する電圧を印加して、駆動発光デバイス０１２０を駆動して発光させることができるようにする。

図２を参照して示すように、ピクセル駆動回路０１２１は、駆動制御回路０１２２、第１の発光制御回路０１２３、第２の発光制御回路０１２４、データ書き込み回路０１２６、記憶回路０１２７、閾値補償回路０１２８およびリセット回路０１２９を含む。

駆動制御回路０１２２は、制御端、第１の極および第２の極を含み得る。駆動制御回路０１２２は、発光デバイス０１２０を駆動して発光させるための駆動電流を発光デバイス０１２０に提供するように構成される。例えば、第１の発光制御回路０１２３は、駆動制御回路０１２２の第１の極および第１の電圧端ＶＤＤに接続されている。第１の発光制御回路０１２３は、駆動制御回路０１２２と第１の電圧端ＶＤＤとの間の接続導通または切断を実現するように構成される。

第２の発光制御回路０１２４は、駆動制御回路０１２２の第２の極および発光デバイス０１２０の第１の電極に電気的に接続されている。第２の発光制御回路０１２４は、駆動制御回路０１２２と発光装置０１２０との間の接続導通または切断を実現するように構成される。

データ書き込み回路０１２６は、駆動制御回路０１２２の第１の極に電気的に接続されている。第２の発光制御回路０１２４は、スキャンラインＧＡ２の信号の制御下でデータラインＶＤの信号を記憶回路０１２７に書き込むように構成される。

記憶回路０１２７は、駆動制御回路０１２２の制御端および第１の電圧端ＶＤＤに電気的に接続されている。記憶回路０１２７は、データ信号を記憶するように構成される。

閾値補償回路０１２８は、駆動制御回路０１２２の制御端および第２の極に電気的に接続されている。閾値補償回路０１２８は、駆動制御回路０１２２に対して閾値補償を実行するように構成される。

リセット回路０１２９は、駆動制御回路０１２２の制御端および発光デバイス０１２０の第１の電極に電気的に接続されている。リセット回路０１２９は、スキャンラインＧＡ１の信号の制御下で駆動制御回路０１２２の制御端および発光デバイス０１２０の第１の電極をリセットする。

ここで、発光デバイス０１２０は、ＯＬＥＤおよびＱＬＥＤのうちの少なくとも１つなどのエレクトロルミネセンスダイオードとして配置され得る。ここで、発光デバイス０１２０は、積層された第１の電極、発光機能層および第２の電極であり得る。例示的に、第１の電極はアノードであり得、第２の電極はカソードであり得る。発光機能層は、発光層を含み得る。さらに、発光機能層は、正孔注入層、正孔輸送層、発光層、電子輸送層、および電子注入層などの膜層をさらに含み得る。もちろん、実際のアプリケーションでは、発光デバイス０１２０は、ここで限定されない実際のアプリケーション環境の要件に従って設計および決定され得る。

例示的に、図２に示されるように、駆動制御回路０１２２は、駆動トランジスタＴ１を含み、駆動制御回路０１２２の制御端は、駆動トランジスタＴ１のゲートを含み、駆動制御回路０１２２の第１の極は、駆動トランジスタＴ１の第１の極を含み、駆動制御回路０１２２の第２の極は、駆動トランジスタＴ１の第２の極を含む。

例示的に、図２に示されるように、データ書き込み回路０１２６は、データ書き込みトランジスタＴ２を含む。記憶回路０１２７は、記憶コンデンサＣＳＴを含む。閾値補償回路０１２８は、閾値補償トランジスタＴ３を含む。第１の発光制御回路０１２３は、第１の発光制御トランジスタＴ４を含む。第２の発光制御回路０１２４は、第２の発光制御トランジスタＴ５を含む。リセット回路０１２９は、第１のリセットトランジスタＴ６および第２のリセットトランジスタＴ７を含む。

具体的に、データ書き込みトランジスタＴ２の第１の極は、駆動トランジスタＴ１の第１の極に電気的に接続され、データ信号の受信のため、データ書き込みトランジスタＴ２の第２の極は、データラインＶＤに電気的に接続され、スキャン信号の受信のため、データ書き込みトランジスタＴ２のゲートは、第２のスキャンラインＧＡ２に電気的に接続されるように構成される。

記憶コンデンサＣＳＴの第１の極は、第１の電力端ＶＤＤに電気的に接続され、記憶コンデンサＣＳＴの第２の極は、駆動トランジスタＴ１のゲートに電気的に接続される
閾値補償トランジスタＴ３の第１の極は、駆動トランジスタＴ１の第２の極に電気的に接続され、閾値補償トランジスタＴ３の第２の極は、駆動トランジスタＴ１のゲートに電気的に接続され、信号受信のため、閾値補償トランジスタＴ３のゲートは、第２のスキャンラインＧＡ２に電気的に接続されるように構成される。

第１のリセットトランジスタＴ６の第１の極は、リセット信号を受信するためにリセット信号線ＶＩＮＩＴに電気的に接続されるように構成され、第１のリセットトランジスタＴ６の第２の極は、駆動トランジスタＴ１のゲートに電気的に接続され、第１のリセットトランジスタＴ６のゲートは、信号を受信するために第１のスキャンラインＧＡ１に電気的に接続されるように構成される。

第２のリセットトランジスタＴ７の第１の極は、リセット信号を受信するためにリセット信号線ＶＩＮＩＴに電気的に接続されるように構成される。第２のリセットトランジスタＴ７の第２の極は、発光デバイス０１２０の第１の電極に電気的に接続され、第２のリセットトランジスタＴ７のゲートは、信号を受信するために第１のスキャンラインＧＡ１に電気的に接続されるように構成される。

第１の発光制御トランジスタＴ４の第１の極は、第１の電力端ＶＤＤに電気的に接続され、第１の発光制御トランジスタＴ４の第２の極は、駆動トランジスタＴ１の第１の極に電気的に接続され、第１の発光制御トランジスタＴ４のゲートは、発光制御回路信号を受信するために発光制御ラインＥＭに電気的に接続されるように構成される。

第２の発光制御トランジスタＴ５の第１の極は、駆動トランジスタＴ１の第２の極に電気的に接続され、第２の発光制御トランジスタＴ５の第２の極は、発光デバイス０１２０の第１の電極に電気的に接続され、第２の発光制御トランジスタＴ５のゲートは、発光制御回路信号を受信するために発光制御ラインＥＭに電気的に接続されるように構成される。

発光デバイス０１２０の第２の電極は、第２の電力端ＶＳＳに電気的に接続されるここで、上記トランジスタの第１の極および第２の極は、実際の用途に応じてソース電極またはドレイン電極として決定することができ、これらはここで限定されない。

例示的に、第１の電力端ＶＤＥＤおよび第２の電力端ＶＳＳの一方は高電圧端であり、他方は低電圧端である。例えば、図２に示される実施形態では、第１の電力端ＶＤＤは、一定の第１の電圧を出力するための電圧源であり、第１の電圧は正の電圧である。そして、第２の電力端ＶＳＳは、一定の第２の電圧を出力するための電圧源であり得る、第２の電圧は負の電圧である。たとえば、いくつかの例では、第２の電力端のＶＳＳは接地され得る。

図２に示すピクセル駆動回路対応する信号シーケンス図を図３に示す。１フレームの表示時間において、ピクセル駆動回路の動作過程は、Ｔ１０ステージ、Ｔ２０ステージおよびＴ３０ステージの３ステージである。ここで、ｇａ１は、第１のスキャンラインＧＡ１で送信される信号を表し、ｇａ２は、第２のスキャンラインＧＡ２で送信される信号を表し、ｅｍは、発光制御ラインＥＭで送信される信号を表す。

Ｔ１０ステージにおいて、信号ｇａ１は、第１のリセットトランジスタＴ６および第２のリセットトランジスタＴ７の導通を制御する。導通された第１のリセットトランジスタＴ６は、リセット信号線ＶＩＮＩＴで送信された信号を駆動トランジスタＴ１のゲートに提供して、駆動トランジスタＴ１のゲートをリセットし、リセット信号線ＶＩＮＩＴで送信された信号を駆動トランジスタＴ１のゲートに提供して、導通された第２のリセットトランジスタＴ７は、リセット信号線ＶＩＮＩＴ送信された信号を発光デバイス０１２０の第１の電極に提供して、発光デバイス０１２０の第１の電極をリセットする。また、Ｔ１０ステージにおいて、信号ｇａ２は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方が遮断されるように制御する。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方が遮断されるように制御する。

Ｔ２０ステージでは、信号ｇａ２は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の導通を制御し、データラインＶＤで送信されたデータ信号が駆動トランジスタＴ１のゲートを充電できるようにする。したがって、駆動トランジスタＴ１のゲートの電圧は、Ｖｄａｔａ＋｜Ｖｔｈ｜になる。ここで、Ｖｔｈは、駆動トランジスタＴ１の閾値電圧を表し、Ｖｄａｔａは、データ信号の電圧を表す。また、この段階では、信号ｇａ１は、第１のリセットトランジスタＴ６と第２のリセットトランジスタＴ７の両方が遮断されるように制御する。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方が遮断されるように制御する。

Ｔ３０ステージでは、信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の導通を制御する。導通された第１の発光制御トランジスタＴ４は、第１の電力端ＶＤＤの電圧Ｖｄｄを駆動トランジスタＴ１の第１の極に提供し、その結果、駆動トランジスタＴ１の第１の極の電圧はＶｄｄ。である。駆動トランジスタＴ１は、ゲート電圧Ｖｄａｔａ＋｜Ｖｔｈ｜および第１の極の電圧Ｖｄｄに従って駆動電流を生成する。当該駆動電流は、導通された第２の発光制御トランジスタＴ５を介して発光デバイス０１２０に供給され、駆動発光デバイス０１２０を駆動して発光させる。また、この段階では、信号ｇａ１は、第１のリセットトランジスタＴ６と第２のリセットトランジスタＴ７の両方が遮断されるように制御する。信号ｇａ２は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方が遮断されるように制御する。

本発明の実施形態において、サブピクセルにおけるピクセル駆動回路は、本発明の実施形態に限定されない、図２に示される構造に加えて、他の数のトランジスタを含む構造であり得ることに留意されたい。

特定の実施中、本発明の実施形態において、図１に示されるように、表示領域は、複数の駆動線および複数のデータラインを含み得、ここで、サブピクセルの１つの行は、対応して、少なくとも１つの前記駆動線に電気的に接続される。サブピクセルの１つの列は、対応して、少なくとも１つのデータラインに電気的に接続される。例示的に、駆動線は、複数のスキャンラインおよび複数の発光制御ラインのうちの少なくとも１つを含む。ここで、サブピクセルの１つの行は、対応して、少なくとも１つのスキャンラインおよび少なくとも１つの発光制御ラインに電気的に接続される。例示的に、ピクセル駆動回路が図２に示される構造に設定される場合、サブピクセルの１つの列が、対応して、１つのデータラインに電気的に接続され、または、サブピクセルの１つの列の異なる行に位置する少サブピクセルそれぞれは、対応して、２つのデータラインに電気的に接続される。サブピクセルの１つの行は、１つの発光制御ラインに対応する。複数のスキャンラインは、複数の第１のスキャンラインおよび複数の第２のスキャンラインを含み得、サブピクセルの１つの行は、対応して２つのスキャンラインに電気的に接続される。すなわち、サブピクセルの１つの行は、対応して１つの第１のスキャンラインおよび１つの第２のスキャンラインに電気的に接続される。また、隣接する２つの行ごとに、第１の行に対応して電気的に接続された第２のスキャンラインと、第２の行に対応して電気的に接続された第１のスキャンラインは同じ信号を送信するように電気的に接続される。

図１および図６に示されるように、本発明の実施形態では、特定の実施中に、第１のスキャンラインおよび第２のスキャンラインが信号を送信するようにするために、非表示領域ＢＢは、ゲート駆動回路０１および複数のクロック信号線が含まれる。ここで、クロック信号線の延長方向は、スキャンラインの延長方向とは異なり、例えば、クロック信号線の延長方向とスキャンラインの延長方向交とが交差している。当該複数のクロック信号線は、スキャンラインとは反対側に面するゲート駆動回路０１に、間隔を置いて配置されている。例示的に、ゲート駆動回路０１は、クロック信号線の延長方向Ｆ１に順次配置される複数のシフトレジスタユニット：ＳＲ２ｎ－３、ＳＲ２ｎ－２、ＳＲ２ｎ－１、ＳＲ２ｎ、ＳＲ２ｎ＋１、ＳＲ２ｎ＋２、ＳＲ２ｎ＋３、ＳＲ２ｎ＋４（ｎは ０より大きい整数である）を含み得る。例示的に、１つのシフトレジスタユニットの出力信号端ＯＰ駆動線は、少なくとも１つの駆動線に対応して電気的に接続され得る。例示的に、シフトレジスタユニットの出力信号端ＯＰはまた、少なくとも１つのスキャンラインに対応して電気的に接続され得る。また、シフトレジスタユニットの出力信号端ＯＰは、少なくとも１つの発光制御ラインに対応して電気的に接続され得る。

また、クロック信号線の延長方向Ｆ１に順次配置される複数のシフトレジスタユニットＳＲ２ｎ－３、ＳＲ２ｎ－２、ＳＲ２ｎ－１、ＳＲ２ｎ、ＳＲ２ｎ＋１、ＳＲ２ｎ＋２、ＳＲ２ｎ＋３、ＳＲ２ｎ＋４の出力信号端ＯＰは、図４Ｃに示すような信号を出力することができる。ここで、ｏｐ２ｎ－３は、シフトレジスタユニットＳＲ２ｎ－３の出力信号端ＯＰによって出力される信号であり、ｏｐ２ｎ－２は、シフトレジスタユニットＳＲ２ｎ－２の出力信号端ＯＰによって出力される信号であり、ｏｐ２ｎ－１は、シフトレジスタユニットＳＲ２ｎ－１の出力信号端ＯＰによって出力される信号であり、ｏｐ２ｎは、シフトレジスタユニットＳＲ２ｎの出力信号端ＯＰによって出力される信号であり、ｏｐ２ｎ＋１は、シフトレジスタユニットＳＲ２ｎ＋１の出力信号端ＯＰによって出力される信号であり、ｏｐ２ｎ＋２は、シフトレジスタユニットＳＲ２ｎ＋２の出力信号端ＯＰによって出力される信号であり、ｏｐ２ｎ＋３は、シフトレジスタユニットＳＲ２ｎ＋３の出力信号端ＯＰによって出力される信号であり、ｏｐ２ｎ＋４は、シフトレジスタユニットＳＲ２ｎ＋４の出力信号端ＯＰによって出力される信号である。

特定の実施中、本発明の実施形態において、図４ａに示されるように、シフトレジスタユニットは、複数のトランジスタを含むことができる。複数のトランジスタは、入力トランジスタＭ１、電圧安定化トランジスタＭ２、出力トランジスタＭ３、第１の制御トランジスタＭ４、第２の制御トランジスタＭ５、第６のトランジスタＭ６、第７のトランジスタＭ７、第８のトランジスタＭ８、第１のコンデンサＣ０１および第２のコンデンサＣ０２を含むことができる。ここで、入力トランジスタＭ１のゲートは、第１のクロック信号端ＣＫに電気的に接続され、入力トランジスタＭ１の第１の極は、入力信号端ＩＰに電気的に接続され、入力トランジスタＭ１の第２の極は、電圧安定化トランジスタＭ２の第１の極に電気的に接続され、電圧安定化トランジスタＭ２のゲートは、第１の電力線ＶＧＬに電気的に接続され、電圧安定化トランジスタＭ２の第２の極は、出力トランジスタＭ３のゲートに電気的に接続され、出力トランジスタＭ３の第１の極は、第２のクロック信号端ＣＢに電気的に接続され、出力トランジスタＭ３の第２の極は、出力信号端ＯＰに電気的に接続され、すなわち、出力トランジスタの第２の極は、少なくとも１つのスキャンラインに対応的に電気的に接続される。

第１の制御トランジスタＭ４のゲートは、入力トランジスタＭ１のゲートに電気的に接続され、第１の制御トランジスタＭ４の第１の極は、第１の電力線ＶＧＬに電気的に接続され、第１の制御トランジスタＭ４の第２の極は、第２の制御トランジスタＭ５のゲートに電気的に接続される第２の制御トランジスタＭ５の第１の極は、第２の電力線ＶＧＨに電気的に接続され、第２の制御トランジスタＭ５の第２の極は、出力トランジスタの第２の極に電気的に接続される。

第６のトランジスタＭ６のゲートは、入力トランジスタＭ１の第２の極に電気的に接続され、第６のトランジスタＭ６の第１の極は、第１のクロック信号端ＣＫに電気的に接続され、第６のトランジスタＭ６の第２の極は、第１の制御トランジスタＭ４の第２の極に電気的に接続される。

第７のトランジスタＭ７のゲートは、第２のクロック信号端ＣＢに電気的に接続され、第７のトランジスタＭ７の第１の極は、入力トランジスタＭ１のゲートに電気的に接続され、第７のトランジスタＭ７の第２の極は、第８のトランジスタＭ８の第１の極に電気的に接続される。

第８のトランジスタＭ８のゲートは、第１の制御トランジスタＭ４の第２の極に電気的に接続され、第８のトランジスタＭ８の第２の極は、第２の電力線ＶＧＨに電気的に接続される。

第１のコンデンサＣ０１の第１の極は、第２の電力線ＶＧＨに電気的に接続され、第１のコンデンサＣ０１の第２の極は、第２の制御トランジスタＭ５のゲートに電気的に接続され、第２のコンデンサＣ０２の第１の極は、出力トランジスタの第２の極に電気的に接続され、第２のコンデンサＣ０１の第２の極は、出力トランジスタＭ３のゲートに電気的に接続される。

図４ａに示されるシフトレジスタ対応する信号シーケンス図が図４ｂに示される。ここで、ｃｋは入力トランジスタＭ１のゲートによって入力されたクロック信号を表し、ｃｂは出力トランジスタＭ３の第１の極によって入力されたクロック信号を表し、ｉｐは、入力信号端ＩＰの信号を表し、ｏｐは、出力信号端ＯＰの信号を表す。クロック信号ｃｋ、ｃｂ、入力信号端ＩＰの信号ｉｐ各トランジスタと第１のコンデンサＣ０１および第２のコンデンサＣ０２の協調により、出力トランジスタＭ３は信号ｏｐを出力することができる。図４ａに示されるシフトレジスタに対応する信号シーケンス図は、図４ｂに示される信号シーケンス図に加えて、実際のニーズに応じて、他の形態の信号シーケンス図であり得、本発明の実施形態に限定されないことに留意されたい。

例示的に、本発明の実施形態において、上記ゲート駆動回路０１内の各シフトレジスタユニットの特定の構造は、機能および構造において本発明の図４ａに示されるシフトレジスタユニットと同じであり得る。このようにして、ゲート駆動回路０１は、第１のスキャンラインＧＡ１および第２のスキャンラインＧＡ２に信号を入力することができ、その結果、第１のリセットトランジスタＴ６、第２のリセットトランジスタＴ７、データ書き込みトランジスタＴ２および閾値補償トランジスタＴ３を制御することができる。

特定の実施中、本発明の実施形態において、図５ａに示されるように、シフトレジスタユニットは、複数のトランジスタを含む。複数のトランジスタは、入力トランジスタＭ１、出力トランジスタＭ３、第９のトランジスタＭ０９、第１０のトランジスタＭ０１０、第１１のトランジスタＭ０１１、第１２のトランジスタＭ０１２、第１３のトランジスタＭ０１３、第１４のトランジスタＭ０１４、第１５のトランジスタＭ０１５、第１６のトランジスタＭ０１６、第３のコンデンサＣ０３、第４のコンデンサＣ０４および第５のコンデンサＣ０５を含む。

ここで、入力トランジスタＭ１のゲートは、第１のクロック信号端ＣＫに電気的に接続され、入力トランジスタＭ１の第１の極は、入力信号端ＩＰに電気的に接続され、入力トランジスタＭ１の第２の極は、出力トランジスタＭ３のゲートに電気的に接続され、出力トランジスタＭ３の第１の極は、第１の電力線ＶＧＬに電気的に接続され、出力トランジスタＭ３の第２の極は、出力信号端ＯＰに電気的に接続され、すなわち、出力トランジスタの第２の極は、少なくとも１つの発光制御ラインに対応的に電気的に接続される。

第９のトランジスタＭ０９のゲートは、入力トランジスタＭ１のゲートに電気的に接続され、第９のトランジスタＭ０９の第１の極は、第１の電力線ＶＧＬに電気的に接続され、第９のトランジスタＭ０９の第２の極は、第１４のトランジスタＭ０１４のゲートに電気的に接続される。

第１４のトランジスタＭ０１４の第１の極は、第２のクロック信号端ＣＢに電気的に接続され、第１４のトランジスタＭ０１４の第２の極は、第１６のトランジスタＭ０１６の第１の極に電気的に接続される。

第１６のトランジスタＭ０１６の第２の極は、第１０のトランジスタＭ０１０のゲートに電気的に接続され、第１６のトランジスタＭ０１６のゲートは、第２のクロック信号端ＣＢに電気的に接続される。

第１０のトランジスタＭ０１０の第１の極は、第２の電力線ＶＧＨに電気的に接続され、第１０のトランジスタＭ０１０の第２の極は、出力トランジスタＭ３の第２の極に電気的に接続される。

第１１のトランジスタＭ０１１のゲートは、入力トランジスタＭ１の第２の極に電気的に接続され、第１１のトランジスタＭ０１１の第１の極は、第１のクロック信号端ＣＫに電気的に接続され、第１１のトランジスタＭ０１１の第２の極は、第９のトランジスタＭ０９の第２の極に電気的に接続される。

第１２のトランジスタＭ０１２のゲートは、第２のクロック信号端ＣＢに電気的に接続され、第１２のトランジスタＭ０１２の第１の極は、入力トランジスタＭ１のゲートに電気的に接続され、第１２のトランジスタＭ０１２の第２の極は、第１３のトランジスタＭ０１３の第１の極に電気的に接続される。

第１３のトランジスタＭ０１３のゲートは、第９のトランジスタＭ０９の第２の極に電気的に接続され、第１３のトランジスタＭ０１３の第２の極は、第２の電力線ＶＧＨに電気的に接続される。

第５のコンデンサＣ０５の第１の極は、第２の電力線ＶＧＨに電気的に接続され、第５のコンデンサＣ０５の第２の極は、第１０のトランジスタＭ０１０のゲートに電気的に接続され、第３のコンデンサＣ０３の第１の極は、第２のクロック信号端ＣＢに電気的に接続され、第３のコンデンサＣ０３の第２の極は、出力トランジスタＭ３のゲートに電気的に接続される第４のコンデンサＣ０４の第１の極は、第１４のトランジスタＭ０１４のゲートに電気的に接続され、第４のコンデンサＣ０４の第２の極は、第１４のトランジスタＭ０１４の第２の極に電気的に接続される。

図５ａに示されるシフトレジスタに対応する信号シーケンスが図５ｂに示される。ここで、ｃｋは入力トランジスタＭ１のゲートによって入力されたクロック信号を表し、ｃｂは、第１２のトランジスタＭ０１２のゲートによって入力されたクロック信号を表し、ｉｐは、入力信号端ＩＰの信号を表し、ｏｐは、出力信号端ＯＰの信号を表す。クロック信号ｃｋ、ｃｂ、入力信号端ＩＰの信号ｉｐ、各トランジスタと第１のコンデンサＣ０１および第２のコンデンサＣ０２の協調により、出力トランジスタＭ３は信号ｏｐを出力することができる。５ｂに示されるシフトレジスタ対応する信号シーケンス図は、５ｂに示される信号シーケンス図に加えて、実際のニーズに応じて、他の形態の信号シーケンス図であり得、本発明の実施形態に限定されないことに留意されたい。

例示的に、本発明の実施形態において、上記ゲート駆動回路０１内の各シフトレジスタユニットの特定の構造は、機能および構造において、本発明の図５ａに示されるシフトレジスタユニットと同じであり得る。このようにして、ゲート駆動回路０１は、第１の発光制御トランジスタＴ４および第２の発光制御トランジスタＴ５の導通および切断を制御するために、発光制御ラインに信号を入力することができる。

もちろん、実際の用途では、シフトレジスタユニットは、本発明の実施形態に限定されない、図４ａおよび図５ａに示される構造に加えて、他の数のトランジスタを含む構造であり得る。以下の説明では、図４ａに示すシフトレジスタユニットの構造を例として取り上げる。

各シフトレジスタユニットに対応するクロック信号を入力するために、ゲート駆動回路０１の各シフトレジスタユニットに対応するクロック信号を入力するために、通常、２つのクロック信号線のみが使用され、これにより、クロック信号線の負荷が比較的高くなる。特に大型のディスプレイパネルでは、シフトレジスタユニットの数が増えており、クロック信号線の負荷がさらに大きくなり、シフトレジスタユニットが出力する信号の不安定さが増加する。それによってディスプレイパネルの表示効果に影響を与える。したがって、本発明の実施形態は、いくつかのディスプレイパネルを提供する。特に大型ディスプレイパネルでは、各クロック信号線に電気的に接続されるシフトレジスタユニットの数を減らすことができるため、クロック信号線の負荷が軽減され、シフトレジスタユニットによって出力される信号の安定性が向上し、ディスプレイパネルの表示効果を向上する。

特定の実施中、本発明の実施形態では、図６に示されるように、複数のシフトレジスタユニットは、複数のレジスタユニットグループＧＯＡ－ｍ（１≦ｍ≦Ｍ、ｍおよびＭは整数である）に分割され得る。Ｍはレジスタユニットグループの総数である。図６では、例としてＭ ＝ ２を使用する）。同じレジスタユニットグループＧＯＡ－ｍ内のすべてのシフトレジスタユニットはカスケード接続され、クロック信号線の延長方向に隣接する２つのシフトレジスタユニットが異なるレジスタユニットグループに配置される。例えば、各レジスタユニットグループＧＯＡ－ｍ内の２つの隣接するシフトレジスタユニットごとに電気的に接続されているスキャンラインの間に、少なくとも１つの残りのスキャンラインが配置されている。つまり、異なるレジスタユニットグループ内のシフトレジスタユニットが交互に配置される。

また、特定の実施中、本発明の実施形態において、図６に示されるように、複数のクロック信号線は、複数のクロック信号線グループＧＣ－ｍに分割され、異なるレジスタユニットグループは、異なるクロック信号線グループに対応する。つまり、１つのレジスタユニットグループＧＯＡ－ｍは、１つのクロック信号線グループＧＣ－ｍに対応して電気的に接続される。例示的に、入力トランジスタＭ１のゲートは、対応するクロック信号線グループ内の１つのクロック信号線に電気的に接続され、入力トランジスタＭ１の第１の極は、入力信号端ＩＰに電気的に接続され、入力トランジスタＭ１の第２の極は、電圧安定化トランジスタＭ２の第１の極に電気的に接続され、電圧安定化トランジスタＭ２の第２の極は、出力トランジスタＭ３のゲートに電気的に接続され、出力トランジスタＭ３の第１の極は、対応するクロック信号線グループ内の別のクロック信号線に電気的に接続され、出力トランジスタＭ３の第２の極は、少なくとも１つのスキャンラインに対応的に電気的に接続される。

本発明の実施形態，シフトレジスタユニットをグループ化し、１つのレジスタユニットグループを１つのクロック信号線グループに対応させることにより、対応するクロック信号が、クロック信号線グループを介して対応するレジスタユニットグループにロードされる。このようにして、１つのクロック信号線に電気的に接続されるシフトレジスタユニットの数を減らすことができ、それにより、クロック信号線の負荷を減らし、シフトレジスタユニットによって出力される信号の安定性を改善し、ディスプレイパネルの表示効果を改善する。

特定の実施中、シフトレジスタユニットの構造が図４ａに示される場合、１つのシフトレジスタユニットが２つのクロック信号線に電気的に接続され得る。本発明の実施形態では、図６に示すように、ゲート駆動回路０１内の複数のシフトレジスタユニットを２つのレジスタユニットグループに分割することができる。複数のクロック信号線は、２つのクロック信号線グループに分けられる。もちろん、ゲート駆動回路０１内の複数のシフトレジスタユニットは、３、４、５、６以上のレジスタユニットグループに分割されてもよく、または、複数のクロック信号線は、３、４、５、６以上のクロック信号線グループに分割されてもよい。

例示的に、Ｍ ＝ ２の場合、図６に示すように、上記２つのレジスタユニットグループは、第１のレジスタユニットグループＧＯＡ－１および第２のレジスタユニットグループＧＯＡ－２を含み得る。上記２つのクロック信号線グループは、第１のクロック信号線群ＧＣ－１と第２のクロック信号線群ＧＣ－２を含む。ここで、第１のレジスタユニットグループＧＯＡ－１は、第１のクロック信号線グループＧＣ－１に電気的に接続され、第２のレジスタユニットグループＧＯＡ－２は、第２のクロック信号線グループＧＣ－２に電気的に接続される。

例示的に、Ｍ ＝ ２の場合、図６に示すように、第１のレジスタユニットグループＧＯＡ－１は、クロック信号線の延長方向Ｆ１に順次配置される奇数番目のシフトレジスタユニットを含み得る。第１のクロック信号線グループＧＣ－１は、第１のクロック信号線ＧＣＫ１および第２のクロック信号線ＧＣＢ１を含み得る。第１のレジスタユニットグループＧＯＡ－１のシフトレジスタユニットはカスケード接続される。例えば、第１のレジスタユニットグループＧＯＡ－１では、第１レベルのシフトレジスタユニットの入力信号端は、第１のフレームにおいてトリガ信号端に電気的に接続され、シフトレジスタユニットの隣接する２つのレベルごとに、前のレベルのシフトレジスタユニットの出力信号端は、次のレベルのシフトレジスタユニットの入力信号端に電気的に接続される。例えば、第１のレジスタユニットグループＧＯＡ－１は、シフトレジスタユニットＳＲ２ｎ－３、ＳＲ２ｎ－１、ＳＲ２ｎ＋１、ＳＲ２ｎ＋３などを含み得る。ここで、シフトレジスタユニットＳＲ２ｎ－３の出力信号端は、シフトレジスタユニットＳＲ２ｎ－１の入力信号端に電気的に接続され、シフトレジスタユニットＳＲ２ｎ－１の出力信号端は、シフトレジスタユニットＳＲ２ｎ＋１の入力信号端に電気的に接続され、シフトレジスタユニットＳＲ２ｎ＋１の出力信号端は、シフトレジスタユニットＳＲ２ｎ＋３の入力信号端に電気的に接続される。

また、第１のレジスタユニットグループＧＯＡ－１にカスケード接続された複数のシフトレジスタユニットについて、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートおよび偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極はすべて、第１のクロック信号線ＧＣＫ１に電気的に接続される。および、奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極と偶数レベルのシフトレジスタユニットの入力トランジスタのゲートはすべて、第２のクロック信号線ＧＣＢ１に電気的に接続される。または、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して第１のクロック信号線に電気的に接続され、奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して第１の電力線に電気的に接続される。および、偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して第２のクロック信号線に電気的に接続され、偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して第１の電力線に電気的に接続される。

例示的に、Ｍ ＝ ２の場合、図６に示すように、第２のレジスタユニットグループＧＯＡ－２は、クロック信号線の延長方向に順次配置された偶数番目のシフトレジスタユニットを含み得る。第２のクロック信号線グループＧＣ－２は、第３のクロック信号線ＧＣＫ２および第４のクロック信号線ＧＣＢ２を含み得る。第２のレジスタユニットグループＧＯＡ－２のシフトレジスタユニットはカスケード接続される。例えば、第２のレジスタユニットグループＧＯＡ－２において、第１レベルのシフトレジスタユニットの入力信号端は、第２のフレームにおいてトリガ信号端に電気的に接続され、シフトレジスタユニットの隣接する２つのレベルごとに、前のレベルのシフトレジスタユニットの出力信号端は、次のレベルのシフトレジスタユニットの入力信号端に電気的に接続される。例えば、第２のレジスタユニットグループＧＯＡ－２は、シフトレジスタユニットＳＲ２ｎ－２、ＳＲ２ｎ、ＳＲ２ｎ＋２、ＳＲ２ｎ＋４などを含み得る。ここで、シフトレジスタユニットＳＲ２ｎ－２の出力信号端は、シフトレジスタユニットＳＲ２ｎの入力信号端に電気的に接続され、シフトレジスタユニットＳＲ２ｎの出力信号端は、シフトレジスタユニットＳＲ２ｎ＋２の入力信号端に電気的に接続され、シフトレジスタユニットＳＲ２ｎ＋２の出力信号端は、シフトレジスタユニットＳＲ２ｎ＋４の入力信号端に電気的に接続される。

また、第２のレジスタユニットグループＧＯＡ－２にカスケード接続された複数のシフトレジスタユニットについて、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートおよび偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極はすべて、第３のクロック信号線ＧＣＫ２に電気的に接続される。および、奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極と偶数レベルのシフトレジスタユニットの入力トランジスタのゲートはすべて、第４のクロック信号線ＧＣＢ２に電気的に接続される。または、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して第３のクロック信号線に電気的に接続され、奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して第１の電力線に電気的に接続され、および、偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して第４のクロック信号線に電気的に接続され、偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して第１の電力線に電気的に接続される。

図６は、本発明いくつかの実施形態によって提供されるゲート駆動回路０１のレイアウト（Ｌａｙｏｕｔ）構造の概略図である。図７ａ－図７ｄは、本発明いくつかの実施形態によって提供されるゲート駆動回路０１のすべての層の概略図である。図８ａは、図６に示すゲート駆動回路０１のレイアウト構造の概略図の方向ＡＡ’に沿った断面構造の概略図である。図８ｂは、方向に沿った断面構造の概略図である。ここで、示す例は、第１のレジスタユニットグループＧＯＡ－１に含まれるシフトレジスタユニットＳＲ２ｎ－３、ＳＲ２ｎ－１、ＳＲ２ｎ＋１、ＳＲ２ｎ＋３，第２のレジスタユニットグループＧＯＡ－２に含まれるシフトレジスタユニットＳＲ２ｎ－２、ＳＲ２ｎ、ＳＲ２ｎ＋２、ＳＲ２ｎ＋４を例として挙げた。

例示的に、図６、図７ａ、図８ａおよび図８ｂに示されるように、ゲート駆動回路０１の半導体層５００が示されている。半導体層５００は、半導体材料をパターン化することによって形成することができる。半導体層５００を使用して、上記の複数のトランジスタの活性層を製造し、例えば、入力トランジスタから第８のトランジスタＭ１～Ｍ８への活性層を製造する。ここで、各活性層は、ソース領域、ドレイン領域およびソース領域とドレイン領域との間に位置するチャネル領域を含む。例えば、入力トランジスタＭ１のチャネル領域Ｍ１－Ａ、電圧安定化トランジスタＭ２のチャネル領域Ｍ２－Ａ、出力トランジスタＭ３のチャネル領域Ｍ３－Ａ、第１の制御トランジスタＭ４のチャネル領域Ｍ４－Ａ、第２の制御トランジスタＭ５のチャネル領域Ｍ５－Ａ、第６のトランジスタＭ６のチャネル領域Ｍ６－Ａ、第７のトランジスタＭ７のチャネル領域Ｍ７－Ａ、第８のトランジスタＭ８のチャネル領域Ｍ８－Ａ。図７ａの長方形の破線のボックスは、上記のトランジスタのチャネル領域を示している。

いくつかの実施形態では、図６および図７ａに示されるように、同じシフトレジスタユニットにおいて、出力トランジスタの活性層および第２の制御トランジスタの活性層は、統合された構造で配置され得る。

さらに、半導体層５００は、上記ピクセル駆動回路上の駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１の発光制御トランジスタＴ４、第２の発光制御トランジスタＴ５、第１のリセットトランジスタＴ６および第２のリセットトランジスタＴ７の活性層を製造するためにさらに使用されることに留意されたい。

さらに、例示的に、半導体層５００は、アモルファスシリコン、ポリシリコン、酸化物半導体材料などを採用することによって製造することができる。上記のソース領域およびドレイン領域は、ｎ型不純物またはｐ型不純物をドープすることによって形成された導電性領域であり得ることに留意されたい。

例示的に、図８ａおよび図８ｂに示されるように、ゲート絶縁層６４０は、上記の半導体層５００を保護するために、上記の半導体層５００上に形成される。図６、図７ｂ、図８ａおよび図８ｂには、上記ゲート駆動回路０１の第１の導電層１００が示されている。第１の導電層１００は、半導体層５００から絶縁されるように、ベース基板１０００とは反対側に面するゲート絶縁層６４０の片側に配置される。第１の導電層１００は、複数のスキャンライン、上記複数のトランジスタのゲート、複数の第１の接続線１１０および複数の第２の接続線１２０を含む。例えば、入力トランジスタＭ１のゲートＭ１－Ｇ、電圧安定化トランジスタＭ２のゲートＭ２－Ｇ、出力トランジスタＭ３のゲートＭ３－Ｇ、第１の制御トランジスタＭ４のゲートＭ４－Ｇ、第２の制御トランジスタＭ５のゲートＭ５－Ｇ、第６のトランジスタＭ６のゲートＭ６－Ｇ，第７のトランジスタＭ７のゲートＭ７－Ｇ、第８のトランジスタＭ８のゲートＭ８－Ｇを含む。また、第１の導電層１００は、さらに、ピクセル駆動回路内の駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１の発光制御トランジスタＴ４、第２の発光制御トランジスタＴ５、第１のリセットトランジスタＴ６および第２のリセットトランジスタＴ７のゲートを含む。第１の導電層１００は、さらに発光制御ラインＥＭなどをさらに含むことができる。ベース基板１０００上の第１の導電層１００の正投影とベース基板１０００上の半導体層５００内のチャネル領域の正投影の重複部分は、上記トランジスタのゲートとして設定されていることに留意されたい。

いくつかの実施形態では、１つのシフトレジスタユニットは、少なくとも１つの第１の接続線１１０および少なくとも１つの第２の接続線１２０に対応する。１つのシフトレジスタユニットおよびシフトレジスタユニットに対応するクロック信号線グループについて、第１の接続線１１０の一方の端は、シフトレジスタユニットの入力トランジスタのゲートに直接電気的に接続され、第１の接続線１１０のもう一方の端は、第１のビアホールＨ１を介してクロック信号線グループ内の１つのクロック信号線に電気的に接続される。第２の接続線の一方の端は、第２のビアホールを介して第１の転送部に電気的に接続され、第２の接続線のもう一方の端は、第３のビアホールを介してクロック信号線グループ内の別のクロック信号線、または第１の電力線に電気的に接続される。例えば、第１のレジスタユニットグループＧＯＡ－１では、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線１１０を介して第１のクロック信号線ＧＣＫ１に電気的に接続され、偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線１１０を介して第２のクロック信号線ＧＣＢ１に電気的に接続される。および、第２のレジスタユニットグループＧＯＡ－２では、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線１１０を介して第３のクロック信号線ＧＣＫ２に電気的に接続され、偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線１１０を介して第４のクロック信号線ＧＣＢ２に電気的に接続される。

また、１つのシフトレジスタユニットについて、当該シフトレジスタユニットの第１の制御トランジスタのゲートは、対応する第１の接続線１１０に直接電気的に接続され、その結果、第１の制御トランジスタのゲートおよび入力トランジスタのゲートは、一体構造として配置することができる。

例示的に、図８ａおよび図８ｂに示されるように、第１の絶縁層６１０は、上記の第１の導電層１００を保護するために、上記の第１の導電層１００上に形成される。図６、図７ｃ図、８ａおよび図８ｂには、前記ゲート駆動回路０１の第４の導電層４００が示されている。第４の導電層４００は、ベース基板１０００とは反対側に面する第１の絶縁層６１０の片側に配置される。第４の導電層４００は、複数の第１の導電部Ｃ０１－１、複数の第２の導電部Ｃ０２－１、複数の第３の導電部４１０を含み得る。ここで、１つの第１の導電性部分Ｃ０１－１および１つの第２の導電性部分Ｃ０２－１は、１つのシフトレジスタに配置されている。すなわち、１つの第１の導電性部分Ｃ０１－１は、１つの第２の制御トランジスタＭ５に対応し、１つの第２の導電性部分Ｃ０２－１は、１つの出力トランジスタＭ３に対応する。

例示的に、ベース基板上の第１の導電部Ｃ０１－１の正投影およびベース基板上の第２の制御トランジスタＭ５のゲートＭ５－Ｇの正投影は、重複領域を有し、それにより、第１のコンデンサＣ０１が形成される。ここで、第１の導電部Ｃ０１－１は、第１のコンデンサＣ０１の第１の極Ｃ０１－１として機能し、第２の制御トランジスタＭ５のゲートＭ５－Ｇは、第１のコンデンサＣ０１の第２の極として機能する。

いくつかの実施形態では、ベース基板上の第２の導電部Ｃ０２－１の正投影とベース基板上の出力トランジスタＭ３のゲートＭ３－Ｇの正投影とは、重なり合う領域を有し、それにより、第２のコンデンサＣ０２が形成される。ここで、第２の導電部Ｃ０２－１は、第２のコンデンサＣ０２の第１の極として機能する。出力トランジスタＭ３のゲートＭ３－Ｇは、第２のコンデンサＣ０２の第２の極として機能する。

いくつかの実施形態では、カスケードの２つのシフトレジスタユニットは、１つの第３の導電部４１０を介して電気的に接続され得る。例えば、カスケードの２つのシフトレジスタユニットでは、前のレベルのシフトレジスタユニットの出力トランジスタの第１の極は、第３の導電部４１０を介して次のレベルのシフトレジスタユニットの入力トランジスタの第１の極に電気的に接続される。

いくつかの実施形態では、ベース基板上の第２の制御トランジスタのゲートの正投影は、ベース基板上の第１の導電性部分の正投影を覆うように作られ得る。

第４の導電層４００は、上記のピクセル駆動回路内の記憶コンデンサＣＳＴの第１の極およびリセット信号線をさらに含み得ることに留意されたい。

例示的に、図８ａおよび図８ｂに示されるように、第３の絶縁層６３０は、上記の第４の導電層４００を保護するために、上記の第４の導電層４００上に形成される。図６、図７ｄ、図８ａおよび図８ｂには、当該ゲート駆動回路０１の第２の導電層２００が示され、第２の導電層２００は、ベース基板１０００とは反対側に面する第３の絶縁層６３０の片側に配置される。第２の導電層２００は、複数のデータラインＶＤ、第１の電力線ＶＧＬ，第２の電力線ＶＧＨ、複数のクロック信号線（例えば、第１のクロック信号線ＧＣＫ１、第２のクロック信号線ＧＣＢ１、第３のクロック信号線ＧＣＫ２、第４のクロック信号線ＧＣＢ２）、複数の第１の転送部２１０、複数の第２の転送部２２０、複数の第３の転送部２３０、複数の第４の転送部２４０および複数の第５の転送部２５０を含み得る。ここで、１つのシフトレジスタには、１つの第１の転送部２１０、１つの第２の転送部２２０、１つの第３の転送部２３０、１つの第４の転送部２４０、１つの第５の転送部２５０が配置されている。

いくつかの実施形態では、図６および図８ｂに示されるように、１つの第１の転送部２１０は、１つの出力トランジスタに対応して配置され、１つの第１の転送部２１０は、第１０のビアホールを介して１つの出力トランジスタの活性層のソース領域に電気的に接続される。また、第２の接続線１２０の一方の端は、第２のビアホールＨ２を介して第１の転送部２１０に電気的に接続され、第２の接続線１２０のもう一方の端は、第３のビアホールＨ３を介してクロック信号線に電気的に接続される。

いくつかの実施形態では、図６に示されるように、１つの第２の転送部２２０は、１つの第１の制御トランジスタに対応して配置され、第１の制御トランジスタの活性層のドレイン領域は、対応する第２の転送部２２０を介して第２の制御トランジスタのゲートに電気的に接続される。

いくつかの実施形態では、図６および図８ａに示されるように、１つの第３の転送部２３０は、１つの第２の制御トランジスタに対応する。第２の制御トランジスタの活性層のソース領域は、第６のビアホールＨ６を介して対応する第３の転送部２３０の一方の端に電気的に接続され、第３の転送部２３０のもう一方の端は、第７のビアホールＨ７を介して対応する第１の導電部の一方の端に電気的に接続され、第１の導電部のもう一方の端は、第８のビアホールＨ８を介して第２の電力線に電気的に接続され、第２の制御トランジスタの活性層のドレイン領域は、出力トランジスタの活性層のドレイン領域と共有される。

いくつかの実施形態では、図６および図８ａに示されるように、１つの第４の転送部２４０は、１つの第６のトランジスタＭ６に対応する。第４の転送部２４０の一方の端は、第１１のビアホールＨ１１を介して入力トランジスタＭ１のゲートＭ１－Ｇに電気的に接続され、第４の転送部２４０のもう一方の端は、第１２のビアホールを介して第６のトランジスタＭ６の活性層のソース領域に電気的に接続される。

いくつかの実施形態では、図６および図８ａに示されるように、１つの第５の転送部２５０は、１つの電圧安定化トランジスタＭ２に対応する。第５の転送部２５０の一方の端は、第１３のビアホールＨ１３を介して電圧安定化トランジスタＭ２の活性層のドレイン領域に電気的に接続され、第５の転送部２５０のもう一方の端は、第１４のビアホールＨ１４を介して出力トランジスタＭ３のゲートに電気的に接続される。

他のトランジスタ間の電気的接続関係は、他の転送部を使用することによって達成できることに留意されたい。ここでは繰り返されない。

いくつかの実施形態では、図６に示されるように、第１のレジスタユニットグループＧＯＡ－１では、奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極（例えば、出力トランジスタの活性層のソース領域）は、対応する第２の接続線１２０を介して第２のクロック信号線ＧＣＢ１に電気的に接続され、偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極（例えば、出力トランジスタの活性層のソース領域）は、対応する第２の接続線１２０を介して第１のクロック信号線ＧＣＫ１に電気的に接続される。および、第２のレジスタユニットグループＧＯＡ－２では、奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極（例えば、出力トランジスタの活性層のソース領域）は、対応する第２の接続線１２０を介して第４のクロック信号線ＧＣＢ２に電気的に接続され、偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線１２０を介して第３のクロック信号線ＧＣＫ２に電気的に接続される。

いくつかの実施形態では、図６、図８ａおよび図８ｂに示されるように、各電圧安定化トランジスタのゲートは、第４のビアホールＨ４を介して第１の電力線に電気的に接続され、電圧安定化トランジスタのゲートに対応の電圧信号を入力する。

いくつかの実施形態では、図６、図８ａおよび図８ｂに示されるように、同じゲート駆動回路０１では、ベース基板上の入力トランジスタの正投影は、ベース基板上の第１の電力線の正投影とベース基板上の複数のクロック信号線の正投影との間に配置される。ベース基板上の電圧安定化トランジスタの正投影は、ベース基板上の複数のクロック信号線の正投影とは反対側を面する、ベース基板上の第１の電力線の正投影の片側に配置されている。ベース基板上の出力トランジスタの正投影は、ベース基板上の第１の電力線の正投影とは反対側を面する、ベース基板上の電圧安定化トランジスタの正投影の片側に配置されている。

いくつかの実施形態では、図６、図８ａおよび図８ｂに示されるように、第１の制御トランジスタの活性層のソース領域は、第５のビアホールＨ５を介して第１の電力線に電気的に接続され、その結果、対応する電圧信号が、第１の制御トランジスタの活性層のソース領域に入力され得る。

いくつかの実施形態では、図６に示されるように、ベース基板上の第２の電力線の正投影は、ベース基板上の複数のクロック信号線の正投影とベース基板上のゲート駆動回路０１の正投影との間に配置される。また、シフトレジスタユニットでは、ベース基板上の第１の制御トランジスタの正投影は、ベース基板上の入力トランジスタの正投影とベース基板上の第１の電力線の正投影との間に配置される。および、シフトレジスタユニットでは、ベース基板上の第２の制御トランジスタの正投影は、ベース基板上の第１の電力線の正投影とは反対側を面する、ベース基板上の入力トランジスタの正投影の片側に配置されている。

いくつかの実施形態では、図６に示されるように、ベース基板上の第２の制御トランジスタのゲートの正投影およびベース基板上の第１の導電部の正投影は、それぞれ、ベース基板上の第１の電力線の正投影と重複領域を有する。

いくつかの実施形態では、図６に示されるように、ベース基板上の第８のビアホールＨ８の正投影は、第１の電力線とベース基板上の第２の電力線の正投影との間に配置される。ベース基板上の第７のビアホールＨ７の正投影は、ベース基板上の第１の電力線の正投影とベース基板上の第２の制御トランジスタの活性層の正投影との間に配置される。

図８ａおよび図８ｂに示すように、ゲート絶縁層６４０は、半導体層５００と第１の導電層１００との間に配置され、第１の絶縁層６１０は、第１の導電層１００と第４の導電層４００との間に配置される。第３の絶縁層６３０は、第４の導電層４００と第２の導電層２００との間に配置され、第２の絶縁層６２０は、第２の導電層２００と第３の導電層３００との間に配置される。上記各ビアホールは、間隔を置いて形成される。また、第１のビアホールＨ１、第２のビアホールＨ２、第３のビアホールＨ３、第４のビアホールＨ４、第１１のビアホールＨ１１、第１４のビアホールＨ１４は、第１の絶縁層と第３の絶縁層を貫通している。第５のビアホールＨ５、第６のビアホールＨ６、第１２のビアホール、および第１３のビアホールＨ１３は、第１の絶縁層、第３の絶縁層、およびゲート絶縁層を貫通する。第７のビアホールＨ７および第８のビアホールＨ８は、第３の絶縁層を貫通する。

図９に示されるように、本発明の実施形態によって提供されるいくつかの他のディスプレイパネルの概略構造図は、上記の実施形態の実施のために修正される。本実施形態と上記実施形態との相違点のみを以下に説明し、ここでは類似点を繰り返さない。

例示的に、図９から図１１に示されるように、第２の絶縁層６２０は、上記の第２の導電層２００を保護するために、上記の第４の導電層２００上に形成される。図９から図１１に示されるように、当該ゲート駆動回路０１の第３の導電層３００が示され、第３の導電層３００は、ベース基板１０００とは反対側に面する第２の絶縁層６２０の片側に配置される。また、第３の導電層３００は、少なくとも１つの補助線を含む。ここで、１つの補助線と１つのクロック信号線は、少なくとも１つの第９のビアホールＨ９に電気的に接続され、第９のビアホールＨ９は、第２の絶縁層６２０を貫通する。

いくつかの実施形態では、図９に示されるように、ベース基板上のクロック信号線の正投影は、ベース基板上の電気的に接続された補助線の正投影覆う。さらに、ベース基板上のクロック信号線の正投影は、ベース基板上の電気的に接続された補助線の正投影と重複するようにすることができる。このようにして、補助線の占有面積を減らすことができ、その結果、非表示領域ＢＢの占有面積を減らすことができる。

いくつかの実施形態では、図９に示されるように、第２の導電層は、複数の補助線を含む。１つの補助線は、複数の第９のビアホールＨ９を介して１つのクロック信号線に電気的に接続される。このようにして、各クロック信号線の抵抗を低減することができる。

いくつかの実施形態では、図９に示されるように、２つの隣接するクロック信号線ごとの第９のビアホールＨ９は、ずらして配置され得る。このようにして、均一性を改善するために、第９のビアホールＨ９を分散して配置することができる。

いくつかの実施形態では、図９に示されるように、ベース基板上の第９のビアホールＨ９の正投影は、ベース基板上の第１のビアホールＨ１および第３のビアホールＨ３の正投影と重複しない。電気接続の精度を向上させることができる。

同じ発明の思想に基づいて、本発明の実施形態は、以下を含むディスプレイパネルの駆動方法をさらに提供する。

１フレームのスキャン時間において、すべての駆動ラインを行ごとにスキャンするように順次動作するように各シフトレジスタユニットを制御し、ここで、クロック信号線の延長方向に順次配置された奇数番目のシフトレジスタユニットおよび偶数番目のシフトレジスタユニットは、異なるクロック信号線グループの制御下で独立して駆動される。

例示的に、図４ｃ、図６および図１２に示されるように、１フレームのスキャン時間において、奇数番目のシフトレジスタユニット（すなわち、第１のレジスタユニットグループＧＯＡ－１）は、電気的に接続されたスキャンラインに信号を入力するために、第１のクロック信号線ＧＣＫ１と第２のクロック信号線ＧＣＢ１によって入力されたクロック信号の制御下で動作する。また、偶数番目のシフトレジスタユニット（すなわち、第２のレジスタユニットグループＧＯＡ－２）は、電気的に接続されたスキャンラインに信号を入力するために、第３のクロック信号線ＧＣＫ２と第４のクロック信号線ＧＣＢ２によって入力されたクロック信号の制御下で動作する。したがって、すべてのスキャンラインが行ごとにスキャンを実行できる。

図１２は、第１のクロック信号線ＧＣＫ１によって送信される信号ｇｋｋ１、第２のクロック信号線ＧＣＢ１によって送信される信号ｇｃｂ１、第３のクロック信号線ＧＣＫ２によって送信される信号ｇｋｋ２、および第４のクロック信号線ＧＣＢ２を示す。

本発明の実施形態は、ディスプレイパネルの駆動方法を提供する。異なるクロック信号線グループの複数のクロック信号線に印加される信号の、アクティブレベルを維持するための時間は、お互いに重複しない。例えば、図１２に示すように、クロック信号線に印加される信号アクティブレベルは低レベルであり、すべてのクロック信号線に印加される信号の低レベルは重複しない。

同じ発明の思想に基づいて、本発明の実施形態は、本発明の実施形態によって提供される上記のディスプレイパネルを含む、ディスプレイデバイスをさらに提供する。当該ディスプレイデバイスの実施は、上記のディスプレイパネルの実施形態を参照することができ、繰り返しは省略される。

特定の実施中、本発明の実施形態では、ディスプレイデバイスは、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートブックコンピュータ、デジタルフォトフレーム、およびナビゲーターなどの、ディスプレイ機能を備えた任意の製品またはコンポーネントであり得る。当業者は、当該ディスプレイデバイスが他の必須の構成部品を有するべきであり、これはここでは繰り返されず、本発明の限定と見なされるべきではないことを理解されるべきである。

本発明の好ましい実施形態が説明されてきたが、当業者は、基本的な創造的概念を知った後、これらの実施形態に追加の修正および変形を加えることができる。したがって、添付の特許請求の範囲は、本発明の範囲内にある好ましい実施形態およびすべての修正および変形を含むものとして説明されることを意図している。

明らかに、当技術分野の当業者は、本発明の実施形態の精神および範囲から逸脱することなく、本発明の実施形態に対して様々な修正および変形を行うことができる。このように、本発明の実施形態のこれらの修正および変形は、本発明およびそれらの同等の技術の特許請求の範囲内にある場合、本発明はまた、これらの修正および変形を含むことを意図する。

Claims (17)

1. ディスプレイパネルであって、
   前記ディスプレイパネルは、表示領域および非表示領域を含むベース基板を備え、
   前記表示領域は、
   複数の行および複数の列に沿ってマトリックスモードで配置される複数のサブピクセルと、
   サブピクセルの１つの行が、少なくとも１つの駆動線に対応して電気的に接続されている、複数の駆動線と、
   前記サブピクセルの１つの列がデータラインの少なくとも１つに対応して電気的に接続されている複数のデータラインと
   を含み、
   前記非表示領域は、ゲート駆動回路を含み、
   前記ゲート駆動回路は、複数のクロック信号線および前記クロック信号線の延長方向に順次配列された複数のシフトレジスタユニットを含み、前記複数のクロック信号線が複数のクロック信号線グループに分割され、
   前記複数のシフトレジスタユニットは、複数のレジスタユニットグループに分割され、ここで、同じ前記レジスタユニットグループ内のすべての前記シフトレジスタユニットがカスケード接続され、前記クロック信号線の延長方向に隣接する２つのシフトレジスタユニットが異なるレジスタユニットグループに配置され、また、異なる前記レジスタユニットグループは、異なる前記クロック信号線グループに対応し、
   各前記シフトレジスタユニットは、入力トランジスタおよび出力トランジスタを含み、前記入力トランジスタのゲートは、対応する前記クロック信号線グループ内の１つのクロック信号線に電気的に接続され、前記入力トランジスタの第１の極は、入力信号端に電気的に接続され、前記入力トランジスタの第２の極は、前記出力トランジスタのゲートに電気的に接続され、前記出力トランジスタの第２の極は、対応して、少なくとも１つの駆動線に電気的に接続されており、
   前記ディスプレイパネルは、半導体層と、ゲート絶縁層と、第１の導電層と、第１の絶縁層と、第２の導電層とをさらに含み、
   前記半導体層は、前記ベース基板上に配置され、かつ、前記半導体層は、前記入力トランジスタの活性層および前記出力トランジスタの活性層を含み、前記活性層は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域とを含み、
   前記ゲート絶縁層は、前記半導体層の前記ベース基板とは反対側に面する側に配置され、
   前記第１の導電層は、前記ゲート絶縁層の前記ベース基板とは反対側に面する側に配置され、かつ、前記第１の導電層は、前記複数の駆動線と、複数の第１の接続線と、複数の第２の接続線と、前記入力トランジスタのゲートと、前記出力トランジスタのゲートとを含み、１つの前記シフトレジスタユニットは、少なくとも１つの前記第１の接続線および少なくとも１つの前記第２の接続線に対応し、
   前記第１の絶縁層は、前記第１の導電層の前記ベース基板とは反対側に面する側に配置され、
   前記第２の導電層は、前記第１の絶縁層の前記ベース基板とは反対側に面する側に配置され、かつ、前記第２の導電層は、前記複数のクロック信号線と、複数の第１の転送部とを含み、ここで、１つの前記第１の転送部は、１つの前記出力トランジスタの活性層のソース領域に電気的に接続され、前記第２の導電層は、第１の電力線をさらに含み、
   １つの前記シフトレジスタユニットおよび前記シフトレジスタユニットに対応する前記クロック信号線グループの場合、前記第１の接続線の一方の端は、前記シフトレジスタユニットの入力トランジスタのゲートに直接電気的に接続され、前記第１の接続線のもう一方の端は、第１のビアホールを介して前記クロック信号線グループ内の１つのクロック信号線に電気的に接続され、前記第２の接続線の一方の端は、第２のビアホールを介して前記第１の転送部に電気的に接続され、
   前記第１のビアホール、前記第２のビアホールは、間隔を置いて形成されることを特徴とするディスプレイパネル。
2. 前記第２の接続線のもう一方の端は第３のビアホールを介して前記クロック信号線グループ内の別のクロック信号線、または第１の電力線に電気的に接続され、
   前記第１のビアホール、前記第２のビアホールおよび前記第３のビアホールは、前記第１の絶縁層を貫通し、間隔を置いて形成されることを特徴とする請求項１に記載のディスプレイパネル。
3. 前記複数のクロック信号線は２つのクロック信号線グループに分割され、前記２つのクロック信号線グループは、第１のクロック信号線グループおよび第２のクロック信号線グループを含み、前記第１のクロック信号線グループは、第１のクロック信号線および第２のクロック信号線を含み、前記第２のクロック信号線グループは、第３のクロック信号線および第４のクロック信号線を含み、
   前記複数のシフトレジスタユニットは、２つのレジスタユニットグループに分割され、前記２つのレジスタユニットグループは、第１のレジスタユニットグループおよび第２のレジスタユニットグループを含み、前記第１のレジスタユニットグループは、前記クロック信号線の延長方向に順次配列された奇数番目のシフトレジスタユニットを含み、第２のレジスタユニットグループは、前記クロック信号線の延長方向に順次配列された偶数番目のシフトレジスタユニットを含み、
   前記第１のレジスタユニットグループのカスケード接続された複数のシフトレジスタユニットの場合、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第１のクロック信号線に電気的に接続され、前記奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第２のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続され、および、偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第２のクロック信号線に電気的に接続され、前記偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第１のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続され、
   前記第２のレジスタユニットグループのカスケード接続された複数のシフトレジスタユニットの場合、奇数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第３のクロック信号線に電気的に接続され、前記奇数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第４のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続され、および、前記偶数レベルのシフトレジスタユニットの入力トランジスタのゲートは、対応する第１の接続線を介して前記第４のクロック信号線に電気的に接続され、前記偶数レベルのシフトレジスタユニットの出力トランジスタの第１の極は、対応する第２の接続線を介して前記第３のクロック信号線に電気的に接続されるか、または第１の電力線に電気的に接続されることを特徴とする請求項２に記載のディスプレイパネル。
4. 各前記シフトレジスタユニットは、電圧安定化トランジスタをさらに含み、前記入力トランジスタの第２の極は、前記電圧安定化トランジスタの第１の極に電気的に接続され、前記電圧安定化トランジスタの第２の極は、前記出力トランジスタのゲートに電気的に接続され、
   前記第２の導電層は、第１の電力線をさらに含み、各前記電圧安定化トランジスタのゲートは、第４のビアホールを介して前記第１の電力線に電気的に接続され、前記第４のビアホールは、前記第１の絶縁層を貫通することを特徴とする請求項３に記載のディスプレイパネル。
5. 同じ前記ゲート駆動回路において、前記ベース基板上の前記入力トランジスタの正投影は、前記第１の前記ベース基板上の電力線の正投影と前記ベース基板上の前記複数のクロック信号線の正投影との間にあり、
   前記ベース基板上の前記電圧安定化トランジスタの正投影は、前記ベース基板上の前記複数のクロック信号線の正投影とは反対側に面する、前記第１の前記ベース基板上の電力線の正投影の片側にあり、
   前記ベース基板上の前記出力トランジスタの正投影は、前記第１の前記ベース基板上の電力線の正投影とは反対側に面する、前記ベース基板上の前記電圧安定化トランジスタの正投影の片側にあることを特徴とする請求項４に記載のディスプレイパネル。
6. 前記シフトレジスタユニットは、第１の制御トランジスタと、第２の制御トランジスタとをさらに含み、
   前記半導体層は、前記第１の制御トランジスタの活性層および前記第２の制御トランジスタの活性層をさらに含み、
   前記第１の導電層は、前記第１の制御トランジスタのゲートおよび前記第２の制御トランジスタのゲートをさらに含み、
   前記第２の導電層は、第２の電力線と、複数の第２の転送部と、複数の第３の転送部とをさらに含み、ここで、１つの前記第２の転送部は、１つの前記第１の制御トランジスタに対応し、１つの前記第３の転送部は、１つの前記第２の制御トランジスタに対応し、
   また、前記ディスプレイパネルは、第４の導電層と、第３の絶縁層とを含み、
   前記第４の導電層は、前記第１の絶縁層と前記第２の導電層との間にあり、かつ、前記第４の導電層は複数の第１の導電部を含み、１つの前記第１の導電部は、１つの前記第２の制御トランジスタに対応し、
   前記第３の絶縁層は、前記第４の導電層と前記第２の導電層との間にあり、
   前記第１の制御トランジスタのゲートは、対応する第１の接続線に直接電気的に接続され、前記第１の制御トランジスタの活性層のソース領域は、第５のビアホールを介して前記第１の電力線に電気的に接続され、前記第１の制御トランジスタの活性層のドレイン領域は、対応する前記第２の転送部を介して前記第２の制御トランジスタのゲートに電気的に接続され、前記第５のビアホールは、前記第１の絶縁層および前記第３の絶縁層を貫通し、
   前記第２の制御トランジスタの活性層のソース領域は、第６のビアホールを介して対応する前記第３の転送部の一方の端に電気的に接続され、前記第３の転送部のもう一方の端は、第７のビアホールを介して対応する前記第１の導電部の一方の端に電気的に接続され、前記第１の導電部のもう一方の端は、第８のビアホールを介して前記第２の電力線に電気的に接続され、前記第２の制御トランジスタの活性層のドレイン領域は、前記出力トランジスタの活性層のドレイン領域と共有され、前記第６のビアホールは、前記第１の絶縁層および前記第３の絶縁層を貫通し、前記第７のビアホールおよび前記第８のビアホールは、前記第３の絶縁層を貫通することを特徴とする請求項３から請求項５のいずれか一項に記載のディスプレイパネル。
7. 前記ベース基板上の前記第２の電力線の正投影は、前記ベース基板上の前記複数のクロック信号線の正投影と前記ベース基板上の前記ゲート駆動回路の正投影との間にあり、
   前記シフトレジスタユニットにおいて、前記ベース基板上の前記第１の制御トランジスタの正投影は、前記ベース基板上の前記入力トランジスタの正投影と前記第１の前記ベース基板上の電力線の正投影との間にあり、
   前記シフトレジスタユニットにおいて、前記ベース基板上の前記第２の制御トランジスタの正投影は、前記第１の前記ベース基板上の電力線の正投影とは反対側に面する、前記ベース基板上の前記入力トランジスタの正投影の片側にあることを特徴とする請求項６に記載のディスプレイパネル。
8. 前記シフトレジスタユニットにおいて、前記出力トランジスタの活性層および前記第２の制御トランジスタの活性層は、統合された構造で配置されることを特徴とする請求項７に記載のディスプレイパネル。
9. 前記シフトレジスタユニットは、第１のコンデンサおよび第２のコンデンサをさらに含み、前記第１のコンデンサの第１の極は、前記第２の電力線に電気的に接続され、前記第１のコンデンサの第２の極は、前記第２の制御トランジスタのゲートに電気的に接続され、前記第２のコンデンサの第１の極は、前記出力トランジスタの第２の極に電気的に接続され、前記第２のコンデンサの第２の極は、前記出力トランジスタのゲートに電気的に接続され、
   前記第４の導電層は、複数の第２の導電部をさらに含み、ここで、１つの前記第２の導電部は、１つの前記出力トランジスタに対応し、
   前記ベース基板上の前記第１の導電部の正投影および前記ベース基板上の前記第２の制御トランジスタのゲートの正投影は、重複領域を有し、かつ、前記第１の導電部は、前記第１のコンデンサの第１の極として機能し、前記第２の制御トランジスタのゲートは、前記第１のコンデンサの第２の極として機能し、
   前記ベース基板上の前記第２の導電部の正投影および前記ベース基板上の対応する前記出力トランジスタのゲートの正投影は、重複領域を有し、かつ、前記第２の導電部は、前記第２のコンデンサの第１の極として機能し、前記出力トランジスタのゲートは、前記第２のコンデンサの第２の極として機能することを特徴とする請求項６から請求項８のいずれか一項に記載のディスプレイパネル。
10. 前記ベース基板上の前記第２の制御トランジスタのゲートの正投影は、前記ベース基板上の前記第１の導電部の正投影を覆うことを特徴とする請求項９に記載のディスプレイパネル。
11. 前記ベース基板上の前記第２の制御トランジスタのゲートの正投影および前記ベース基板上の前記第１の導電部の正投影それぞれは、前記第１の前記ベース基板上の電力線の正投影と重複領域を有することを特徴とする請求項１０に記載のディスプレイパネル。
12. 前記ベース基板上の前記第８のビアホールの正投影は、前記第１の電力線と前記第２の前記ベース基板上の電力線の正投影との間にあり、前記ベース基板上の前記第７のビアホールの正投影は、前記第１の前記ベース基板上の電力線の正投影と前記ベース基板上の前記第２の制御トランジスタの活性層の正投影との間にあることを特徴とする請求項６から請求項１１のいずれか一項に記載のディスプレイパネル。
13. 前記ディスプレイパネルは、第２の絶縁層と、第３の導電層とをさらに備え、
    前記第２の絶縁層は、前記第２の導電層の前記ベース基板とは反対側に面する側にあり、
    前記第３の導電層は、前記第２の絶縁層の前記ベース基板とは反対側に面する側にあり、かつ、前記第２の導電層は、少なくとも１つの補助線を含み、
    １つの前記補助線および１つの前記クロック信号線は、少なくとも１つの第９のビアホールを介して電気的に接続され、かつ、前記第９のビアホールは、前記第２の絶縁層を貫通することを特徴とする請求項２から請求項１２のいずれか一項に記載のディスプレイパネル。
14. 前記ベース基板上の前記クロック信号線の正投影は、前記ベース基板上の電気的に接続された補助線の正投影を覆うことを特徴とする請求項１３に記載のディスプレイパネル。
15. 請求項１から請求項１４のいずれか一項に記載のディスプレイパネルを含む、ディスプレイデバイス。
16. ディスプレイパネルの駆動方法であって、
    １フレームのスキャン時間において、すべての前記シフトレジスタユニットを制御して、すべての前記駆動線を行ごとに順次スキャンするように制御するステップを備え、
    前記クロック信号線の延長方向に順次配列された奇数番目のシフトレジスタユニットおよび偶数番目のシフトレジスタユニットは、異なるクロック信号線グループの制御下で独立して駆動されることを特徴とする請求項１から請求項１４のいずれか一項に記載のディスプレイパネルの駆動方法。
17. 異なるクロック信号線グループの複数のクロック信号線に印加される信号の、アクティブレベルを維持するための時間は、お互いに重複しないことを特徴とする請求項１６に記載のディスプレイパネルの駆動方法。