JP7582005B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
一般に、高周波信号を増幅するトランジスタを含む増幅器は、トランジスタの出力に整合回路を接続することでインピーダンスを整合させている。例えば、この種の整合回路は、トランジスタの出力に一端が接続されたインダクタと、インダクタの他端に並列に接続されたショートスタブおよびオープンスタブとを有する（例えば、特許文献１参照）。
特開２０１１－３５７６１号公報
増幅器の周波数帯域を広くし、周波数特性を向上するためには、トランジスタのドレイン・ソース間容量を補償し、寄生容量の影響をできる限り見えなくする必要がある。従来、ドレイン・ソース間容量の補償は、トランジスタの出力に接続された整合回路にインダクタを付加することで行っている。しかしながら、ドレイン・ソース間容量を効率的に補償するためには、補償回路を整合回路内ではなく、トランジスタ内またはトランジスタの近傍に設けることが好ましい。
そこで、本開示は、ドレイン・ソース間容量を補償し、周波数特性を向上することができるトランジスタおよびこのトランジスタが搭載された半導体装置を提供することを目的とする。
本実施形態の一観点によれば、半導体装置は、第１の方向に延伸され入力信号が伝達されるゲート配線と、前記ゲート配線に間隔を置いて接続され、前記第１の方向に直交する第２の方向に延伸する複数のゲート電極と、前記複数のゲート電極の各々を挟んで前記第１の方向に沿って設けられたソース領域およびドレイン領域とを含み、前記ゲート配線を挟んで前記第２の方向に並べて配置された２つのトランジスタと、前記ソース領域の各々の上に配置され、前記ソース領域に接続されたソース配線と、第１金属配線層を使用して設けられ、前記ドレイン領域の各々の上に配置され、前記ドレイン領域に接続されたドレイン配線と、前記トランジスタ上を前記ソース配線の少なくともいずれかおよび前記ゲート電極の少なくともいずれかを跨いで前記第１の方向に延伸し、前記ドレイン配線の各々に接続され、前記ドレイン領域から出力される出力信号が伝達され、前記ソース配線および前記ドレイン配線に使用される金属配線層より上層の金属配線層を使用して形成される出力配線と、２つの前記トランジスタの前記ドレイン領域に前記ドレイン配線を介して接続された前記出力配線を互いに接続する配線合成部と、前記第１金属配線層および前記第１金属配線層の上層である第２金属配線層の少なくともいずれかを使用して設けられ、前記ドレイン配線の少なくともいずれかにおける前記ゲート配線と反対側に接続されたスタブと、を備えている。
本開示によれば、ドレイン・ソース間容量を補償し、周波数特性を向上することができるトランジスタおよびこのトランジスタが搭載された半導体装置を提供することができる。
図１は、第１の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。 図２は、図１の半導体装置の概要を示す斜視図である。 図３は、図１の半導体装置の等価回路図である。 図４は、オープンスタブを有する窒化ガリウム高電子移動度トランジスタの等価回路図である。 図５は、図１の半導体装置が搭載される広帯域増幅器と、広帯域増幅器を含む通信システムの一例を示すシステム構成図である。 図６は、第２の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。 図７は、図６の半導体装置の等価回路図である。 図８は、第３の実施形態にかかる半導体装置の概要を示す斜視図である。 図９は、第４の実施形態にかかる半導体装置の概要を示す斜視図である。 図１０は、第５の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。 図１１は、第６の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。 図１２は、他の半導体装置の回路構成の一例を示すレイアウト図（比較例）である。 図１３は、図１２の半導体装置の等価回路図である。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。
〔１〕本開示の一態様にかかる半導体装置は、第１の方向に延伸され入力信号が伝達されるゲート配線と、前記ゲート配線に間隔を置いて接続され、前記第１の方向に直交する第２の方向に延伸する複数のゲート電極と、前記複数のゲート電極の各々を挟んで前記第１の方向に沿って設けられたソース領域およびドレイン領域とを含むトランジスタと、前記ドレイン領域の各々の上に配置され、前記ドレイン領域に接続されたドレイン配線と、前記ドレイン配線に接続され、前記ドレイン領域から出力される出力信号が伝達される出力配線と、前記ドレイン配線の少なくともいずれかにおける前記ゲート配線と反対側に接続されたスタブと、を備えている。
この半導体装置では、ドレイン配線の少なくともいずれかにスタブを接続することで、トランジスタの出力に接続された整合回路にスタブを設ける場合に比べて、トランジスタのドレイン・ソース間容量を効率的に補償することができる。この際、スタブをゲート配線と反対側からドレイン配線に接続することで、接続の容易性とスタブのレイアウトの自由度とを向上することができる。
〔２〕上記〔１〕において、前記ドレイン配線は、第１金属配線層を使用して設けられ、前記スタブは、前記第１金属配線層および前記第１金属配線層の上層である第２金属配線層の少なくともいずれかを使用して設けられてもよい。これにより、例えば、第１金属配線層を使用して設けられる他の配線を跨いで、ドレイン配線とスタブとを互いに接続することができる。
〔３〕上記〔２〕において、前記ソース領域の各々の上に配置され、前記ソース領域に接続されたソース配線を備え、前記出力配線は、前記トランジスタ上を前記ソース配線の少なくともいずれかおよび前記ゲート電極の少なくともいずれかを跨いで前記第１の方向に延伸し、前記ドレイン配線の各々に接続されてもよい。この場合、出力配線をトランジスタの周囲に迂回させることなく配置できるため、出力配線の配線抵抗および寄生容量を最小限にすることができる。したがって、出力配線をトランジスタの周囲に迂回させる場合に比べて、出力信号の周波数特性を向上することができる。
〔４〕上記〔３〕において、前記出力配線は、前記ソース配線および前記ドレイン配線に使用される金属配線層より上層の金属配線層を使用して形成されてもよい。この場合、出力配線の下に絶縁膜が設けられないため、配線負荷を低減することができ、高周波特性を向上することができる。
〔５〕上記〔４〕において、前記ゲート配線を挟んで前記第２の方向に並べて配置された２つの前記トランジスタと、２つの前記トランジスタの前記ドレイン領域に前記ドレイン配線を介して接続された前記出力配線を互いに接続する配線合成部とを備えてもよい。２つのトランジスタの周囲に迂回させず形成した出力配線を配線合成部に接続することで、合成配線部の電気長を短くすることができる。この結果、出力信号のインピーダンスおよび損失を低減することができ、オープンスタブにより周波数特性が向上する半導体装置の出力電力を増大することができる。また、配線合成部に接続される整合回路の回路サイズを削減することができ、半導体装置のサイズを小さくすることができる。
〔６〕上記〔４〕または〔５〕において、複数の前記スタブが、複数の前記ドレイン配線にそれぞれ接続されてもよい。これにより、レイアウト設計において、配線長を同じすることで複数のスタブの寄生容量を互いに同じにすることができ、インダクタンスを互いに同じにすることができる。この結果、トランジスタにおいてゲート電極毎に形成されるサブトランジスタのインピーダンスを揃えることができ、出力信号の周波数特性の劣化を防止することができる。
〔７〕上記〔４〕または〔５〕において、前記トランジスタの外側であって、前記出力配線における前記出力信号の伝達方向と逆側に配置されたダミー配線を備え、前記出力配線における伝達方向と逆側の端は、前記トランジスタの前記外側まで延伸されて前記ダミー配線に接続されてもよい。この場合、各ドレイン配線を介して各ドレイン領域に接続される出力配線による寄生容量の対称性を補償することができる。この補償回路は、マルチフィンガー型やフィッシュボーン型のように複数存在する、各ドレイン電極のインピーダンスを均一にし、インピーダンスミスマッチを低減する。その結果、提案のトランジスタ形状は、出力電力、および、利得を向上させることが可能となる。
〔８〕上記〔４〕または〔５〕において、前記スタブの各々は、他の信号配線と交差せずに配線されてもよい。これにより、スタブを１つの金属配線層の配線のみを使用して形成することができる。この結果、スタブの寄生容量またはインダクタンス等の電気的特性を、容易に互いに同じにすることができる。
〔９〕上記〔８〕において、複数の前記スタブの配線長、配線幅および配線材料のそれぞれは、互いに同じでもよい。この結果、スタブの寄生容量またはインダクタンス等の電気的特性を、容易に互いに同じにすることができる。
〔１０〕上記〔４〕または〔５〕において、前記出力配線は、前記トランジスタの前記ゲート配線側に配置されてもよい。これにより、出力配線の電気長、配線抵抗および寄生容量をさらに小さくすることができる。
［本開示の実施形態の詳細］
本開示の半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本実施形態は、以下の説明に限定されるものではない。例えば、１つのトランジスタ領域ＴＲＡに設けられるゲート電極は、少なくとも２本あればよく、各図に示す本数に限定されない。
〔第１の実施形態〕
〔半導体装置のレイアウト〕
図１は、第１の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。例えば、図１に示す半導体装置１００は、ミリ波帯（数十ＧＨｚから数百ＧＨｚ）の広帯域増幅器に搭載され、高周波信号の電力を増幅するために使用される。
半導体装置１００は、共通の入力端子ＩＮに供給される高周波の入力信号を増幅し、増幅した高周波の出力信号を共通の出力端子ＯＵＴから出力するトランジスタＴＲ１を有する。トランジスタＴＲ１は、点線の矩形で示すトランジスタ領域ＴＲＡに形成される。例えば、トランジスタＴＲ１は、窒化ガリウム高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ：Gallium Nitride High Electron Mobility Transistor）である。なお、トランジスタＴＲ１は、ＧａＡｓトランジスタでもよい。
トランジスタＴＲ１は、方向ＤＩＲ１に延伸され入力信号が伝達されるゲート配線ＷＧに間隔を置いて接続され、方向ＤＩＲ１に直交する方向ＤＩＲ２に延伸する４本のゲート電極Ｇ１を有する。また、トランジスタＴＲ１は、４つのゲート電極Ｇ１の各々を挟んで方向ＤＩＲ１に沿って交互に設けられたソース領域Ｓ１およびドレイン領域Ｄ１を有する。方向ＤＩＲ１は、第１の方向の一例であり、方向ＤＩＲ２は、第２の方向の一例である。
例えば、ゲート電極Ｇ１は、第１金属配線層Ｍ１を使用して形成される。第１金属配線層Ｍ１は、半導体装置１００が形成される半導体基板に最も近い金属配線層である。図１に示す例では、トランジスタＴＲ１が形成されるトランジスタ領域ＴＲＡにおいて、方向ＤＩＲ１の両端側にドレイン領域Ｄ１が形成される。そして、トランジスタＴＲ１は、交互に設けられた３つのドレイン領域Ｄ１と２つのソース領域Ｓ１とを有する。
ドレイン領域Ｄ１には、第１金属配線層Ｍ１を使用して形成されるドレイン配線（ドレイン電極）ＷＤ１が直接接続される。ソース領域Ｓ１には、第１金属配線層Ｍ１を使用して形成されるソース配線ＷＳ１（ソース電極）が直接接続される。なお、各図において、Ｘ印を含む矩形は、第１金属配線層Ｍ１を使用して形成される配線と、第２金属配線層Ｍ２を使用して形成される配線との接続部分を示す。
ソース領域Ｓ１上に形成されるソース配線ＷＳ１は、方向ＤＩＲ２におけるゲート配線ＷＧと反対側の端でグランドパターンＧＮＤと直接接続される。ソース配線ＷＳ１およびグランドパターンＧＮＤは、第１金属配線層Ｍ１を使用して一体に形成される。また、グランドパターンＧＮＤは、ビアＶＩＡを介して半導体装置１００の基板の裏面全体に形成されたグランドパターンに接続される。
各ドレイン配線ＷＤ１は、方向ＤＩＲ１に延伸される出力配線ＷＯ１にドレイン領域D1上で接続される。出力配線ＷＯ１は、第２金属配線層Ｍ２を使用して形成され、各ドレイン配線ＷＤ１におけるゲート配線ＷＧ側に接続される。第２金属配線層Ｍ２は、半導体装置１００において、第１金属配線層Ｍ１の上に設けられる金属配線層である。
ドレイン配線ＷＤ１に接続される出力配線ＷＯ１は、ソース配線ＷＳ１およびゲート電極Ｇ１を跨いで形成され、出力配線ＷＯ３に接続される。出力配線ＷＯ１により、各ドレイン配線ＷＤ１を直線的に出力配線ＷＯ３に接続することができる。出力配線ＷＯ１は、ゲート電極Ｇ１およびソース配線ＷＳ１を迂回させることなくレイアウトできるため、トランジスタＴＲ１の出力信号が伝達される出力配線ＷＯ１、ＷＯ３の配線抵抗または配線容量等の寄生的な付加成分を最小限にすることができる。この結果、出力配線をトランジスタの周囲に迂回させる場合に比べて、出力信号の周波数特性を向上することができる。
出力端子ＯＵＴ側（図１の右側）のドレイン配線ＷＤ１は、第１金属配線層Ｍ１を使用して形成される出力配線ＷＯ３に直接接続される。そして、各ドレイン配線ＷＤ１は、出力配線ＷＯ３を介して出力端子ＯＵＴに電気的に接続される。
各ドレイン配線ＷＤ１におけるゲート配線ＷＧと反対側は、第２金属配線層Ｍ２を使用して形成されるＥ字状のドレイン配線ＷＤ３に接続される。ドレイン配線ＷＤ３は、各ドレイン配線ＷＤ１に対応する位置に、ゲート配線ＷＧと反対側に突出し、グランドパターンＧＮＤを跨ぐ突出部を有する。３つの突出部の先端は、第１金属配線層Ｍ１を使用して形成されるオープンスタブＳＴＢにそれぞれ接続される。すなわち、オープンスタブＳＴＢは、ゲート配線ＷＧと反対側からドレイン配線ＷＤ１に接続される。
オープンスタブＳＴＢは、ドレイン配線ＷＤ３の突出部を含めて定義されてもよい。オープンスタブＳＴＢは、他の信号配線とは交差されずに配線される。なお、接地されるグランドパターンＧＮＤは、他の信号配線に含まれない。また、オープンスタブＳＴＢは、互いに交差しない。これにより、ドレイン配線ＷＤ１に接続されるオープンスタブＳＴＢの接続の容易性とスタブのレイアウトの自由度とを向上することができる。すなわち、レイアウト設計を容易にすることができる。
なお、第２金属配線層Ｍ２を使用して形成されたオープンスタブＳＴＢが、第２金属配線層Ｍ２を使用して形成されるドレイン配線ＷＤ３の突出部に直接接続されてもよい。第１および第２金属配線層Ｍ１、Ｍ２間の接続を少なくすることで、オープンスタブＳＴＢのレイアウト設計をさらに容易にすることができる。
オープンスタブＳＴＢの長さは、トランジスタＴＲ１から出力される出力信号の波長λの４分の１（λ／４）以上に設計される。これにより、オープンスタブＳＴＢをインダクタ成分として機能させることができ、トランジスタＴＲ１のドレイン・ソース間容量を効率的に補償することができる。すなわち、各ドレイン電極ＷＤ１からインダクティブに見えるオープンスタブＳＴＢにより、ドレイン・ソース間容量を効率的にキャンセルすることができる。また、オープンスタブＳＴＢの配線長、配線幅および配線材料のそれぞれは、互いに同じである。これにより、複数のオープンスタブＳＴＢの寄生容量を容易に互いに同じにすることができ、インダクタンスを容易に互いに同じにすることができる。一例として、半導体装置１００が、比誘電率が９から１２程度の窒化ガリウム（ＧａＮ）層または窒化アルミニウムガリウム（ＡｌＧａＮ）層等の化合物半導体を使用して製造され、出力信号の周波数帯が８０ＧＨｚであるとする。このとき、λ／４は、３５０μｍ程度になる。
半導体装置１００の基板の裏面全体に形成されたグランドパターンにより、各オープンスタブＳＴＢは、マイクロストラップライン構造を有する。なお、オープンスタブＳＴＢの代わりにショートスタブが設けられてもよい。また、半導体装置１００は、マイクロ波帯（数ＧＨｚから数十ＧＨｚ）の広帯域増幅器に搭載されてもよい。この場合、オープンスタブＳＴＢの長さは、出力信号の波長λの４分の１以上になるように、図１のオープンスタブＳＴＢよりも長く設計される。
なお、図１では、ソース配線ＷＳ１およびグランドパターンＧＮＤを第１金属配線層Ｍ１で一体化して形成している。しかしながら、ソース配線ＷＳ１とグランドパターンＧＮＤとの接続は、第２金属配線層Ｍ２に形成したグランド配線を介して行われてもよい。この場合、第２金属配線層Ｍ２のグランド配線は、ドレイン配線ＷＤ３と出力配線ＷＯ１との間に、方向ＤＩＲ１に沿って形成される。
そして、第２金属配線層Ｍ２のグランド配線は、グランドパターンＧＮＤまで延伸されてグランドパターンＧＮＤに接続される。これにより、後述する図１１と同様に、第１金属配線層Ｍ１のみを使用して各オープンスタブＳＴＢを各ドレイン配線ＷＤ１と一体に形成することができる。この結果、第２金属配線層Ｍ２を使用してオープンスタブＳＴＢを形成する場合に比べて、オープンスタブＳＴＢのレイアウト設計を容易にすることができる。
〔出力配線のエアブリッジ配線構造〕
図２は、図１の半導体装置１００の概要を示す斜視図である。各ドレイン領域Ｄ１は、ドレイン配線ＷＤ１およびエアブリッジ配線構造を有する出力配線ＷＯ１を介して出力配線ＷＯ３に接続される。このため、出力配線ＷＯ１と、出力配線ＷＯ１と対向するゲート電極Ｇ１およびソース配線ＷＳ１との間には、空気による間隙が形成される。出力配線ＷＯ１の下に絶縁膜が設けられないため、配線負荷を低減することができ、高周波特性を向上することができる。
例えば、半導体装置１００は、シリコンカーバイド（ＳｉＣ）基板上に積層された窒化ガリウム層、窒化アルミニウムガリウム層および窒化ガリウム層を有する。シリコンカーバイド基板の裏面全体のグランドパターンには、金（Ａｕ）の膜が形成される。
最も上の窒化ガリウム層の上には、第１金属配線層Ｍ１を使用してゲート電極Ｇ１、ソース配線ＷＳ１およびドレイン配線ＷＤ１が形成される。例えば、ゲート電極Ｇ１、ソース配線ＷＳ１、ドレイン配線ＷＤ１およびオープンスタブＳＴＢは、金（Ａｕ）で形成される。
ゲート電極Ｇ１は、窒化ガリウム層とショットキー接続される。なお、ゲート電極Ｇ１は、リセス構造にされてもよい。トランジスタ領域ＴＲＡにおいてソース配線ＷＳ１およびドレイン電極ＷＤ１は、窒化ガリウム層とオーミック接触される。
〔半導体装置の等価回路〕
図３は、図１の半導体装置１００の等価回路図である。図３では、ゲート電極Ｇ１毎に形成される４つのトランジスタは、サブトランジスタＳＴＲと称される。この実施形態では、４つのサブトランジスタＳＴＲのうち、中央の２つのサブトランジスタＳＴＲのソース領域Ｓ１およびドレイン領域Ｄ１は、隣接するサブトランジスタＳＴＲのソース領域Ｓ１およびドレイン領域Ｄ１にそれぞれ共有される。
図１に示したように、ドレイン配線ＷＤ１とオープンスタブＳＴＢとは、グランドパターンＧＮＤと交差させて互いに接続される。このため、図１に示した各オープンスタブＳＴＢに接続されるドレイン配線ＷＤ３（第２金属配線層Ｍ２）の突出部と、グランドパターンＧＮＤ（第１金属配線層Ｍ１）との間には、配線間容量Ｃｐが形成される。しかしながら、ドレイン配線ＷＤ１とオープンスタブＳＴＢとを接続する構造は、全て同じため、配線間容量Ｃｐは、全て同じになる。このため、オープンスタブＳＴＢのインダクタンスを全て同じにすることができ、インダクタンスの差によるトランジスタＴＲ１の特性の劣化を防止することができる。
〔窒化ガリウム高電子移動度トランジスタの等価回路〕
図４は、オープンスタブＳＴＢを有する窒化ガリウム高電子移動度トランジスタの等価回路図である。図４において、符号Ｒｇ、Ｒｓ、Ｒｄｓ、Ｒｉは、それぞれゲート抵抗、ソース抵抗、ドレイン・ソース間抵抗、内部抵抗を示す。符号Ｃｇｄ、Ｃｇｓ、Ｃｄｓは、それぞれゲート・ドレイン間容量、ゲート・ソース間容量、ドレイン・ソース間容量を示す。符号ｇｍＶｇｓは、ドレイン電流（電流源）を示す。
トランジスタの広帯域化には、ドレイン・ソース間容量Ｃｄｓを補償する必要がある。通常、ドレイン・ソース間容量Ｃｄｓの補償は、トランジスタの外側に接続される整合回路により行われる。しかしながら、補償の効果をより上げるためには、トランジスタ自体もしくはトランジスタの近傍でドレイン・ソース間容量Ｃｄｓを補償することが好ましい。このため、本実施形態では、トランジスタのドレインに直接接続されるオープンスタブＳＴＢが設けられる。
〔半導体装置が搭載される通信システム〕
図５は、図１の半導体装置１００が搭載される広帯域増幅器１４と、広帯域増幅器１４を含む通信システムＳＹＳの一例を示すシステム構成図である。通信システムＳＹＳは、高周波信号を無線で送信する送信機１０と、送信機１０から送信される高周波信号を受信する受信機２０とを有する。例えば、送信機１０および受信機２０は、携帯電話の基地局に搭載される。
送信機１０は、可変利得増幅器１２、広帯域増幅器１４および送信アンテナ１６を有する。受信機２０は、受信アンテナ２２および図示しない受信回路を有する。可変利得増幅器は、例えば、制御電圧に応じて入力信号の利得を変化させて出力信号を生成し、生成した出力信号を広帯域増幅器１４に出力する。
広帯域増幅器１４は、可変利得増幅器１２から受信した信号の電力を増幅し、送信アンテナ１６に出力する。送信アンテナ１６は、広帯域増幅器１４から受信する電気信号を電波に変換し、受信機２０に向けて送信する。受信機２０は、送信機１０からの電波を受信アンテナ２２で受信して信号処理を実施する。
広帯域増幅器１４は、ドレイン配線ＷＤ１に直接接続されたオープンスタブＳＴＢを含む半導体装置１００を有するため、送信機１０から送信される無線信号の周波数特性を向上することができる。
以上、この実施形態では、トランジスタＴＲ１の各ドレイン領域Ｄ１に接続されるドレイン配線（ドレイン電極）ＷＤ１のそれぞれにオープンスタブＳＴＢが直接接続される。換言すれば、オープンスタブＳＴＢは、トランジスタＴＲ１からの出力信号が伝達される出力配線ＷＯ３よりトランジスタＴＲ１側でトランジスタＴＲ１に接続される。これにより、トランジスタＴＲ１の出力に接続された整合回路にオープンスタブＳＴＢを設ける場合に比べて、トランジスタＴＲ１のドレイン・ソース間容量を効率的に補償することができる。
オープンスタブＳＴＢは、他の信号配線と交差せずに配線することが可能である。また、オープンスタブＳＴＢの配線長、配線幅および配線材料のそれぞれは、互いに同じに設計することが可能である。これにより、複数のオープンスタブＳＴＢの寄生容量を互いに同じにすることができ、インダクタンスを互いに同じにすることができる。すなわち、複数のオープンスタブＳＴＢの電気的特性を互いに同じにすることができる。複数のオープンスタブＳＴＢの寄生容量およびインダクタンスのそれぞれを互いに同じにすることで、ゲート電極Ｇ１毎に形成されるサブトランジスタＳＴＲのインピーダンスを互いに揃えることができ、トランジスタＴＲ１の出力信号の周波数特性の劣化を防止することができる。
オープンスタブＳＴＢの配線長、配線幅および配線材料のそれぞれを互いに同じにすることで、複数のオープンスタブＳＴＢの寄生容量を容易に互いに同じにすることができ、インダクタンスを容易に互いに同じにすることができる。
ソース配線ＷＳ１およびゲート電極Ｇ１を跨いで形成される出力配線ＷＯ１により、各ドレイン配線ＷＤ１を直線的に出力配線ＷＯ３に接続することができる。出力配線ＷＯ１をゲート電極Ｇ１およびソース配線ＷＳ１を迂回せずにレイアウトできるため、出力配線ＷＯ１、ＷＯ３の配線抵抗および寄生容量を最小限にすることができ、出力信号の周波数特性を向上することができる。
オープンスタブＳＴＢの長さは、トランジスタＴＲ１から出力される出力信号の波長λの４分の１以上に設計される。これにより、オープンスタブＳＴＢをインダクタ成分として機能させることができ、トランジスタＴＲ１のドレイン・ソース間容量を効率的に補償することができる。すなわち、各ドレイン電極ＷＤ１からインダクティブに見えるオープンスタブＳＴＢにより、ドレイン・ソース間容量を効率的に補償することができる。
送信機１０に搭載される広帯域増幅器１４は、ドレイン配線ＷＤ１に直接接続されたオープンスタブＳＴＢを含む半導体装置１００を有する。このため、送信機１０から送信される無線信号の周波数特性を向上することができる。
〔第２の実施形態〕
〔半導体装置のレイアウト〕
図６は、第２の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図６に示す半導体装置１０２は、方向ＤＩＲ１に延伸されるゲート配線ＷＧを軸として線対称にレイアウトされた２つのトランジスタＴＲ１、ＴＲ２を有する。すなわち、半導体装置１０２は、背骨部分に対応するゲート配線ＷＧの両側にゲート電極Ｇ１、Ｇ２が直接接続された、いわゆるフィッシュボーン型のトランジスタ構造を有する。例えば、半導体装置１０２は、半導体装置１００の代わりに、図５の電力増幅器１４に搭載される。
トランジスタＴＲ１は、各要素の名称も含めて、図１に示したトランジスタＴＲ１と同じである。トランジスタＴＲ２は、各要素の名称が異なることを除き、図１に示したトランジスタＴＲ１と同じである。トランジスタＴＲ２は、ゲート配線ＷＧに接続され、方向ＤＩＲ２に延伸する４本のゲート電極Ｇ２を有する。トランジスタＴＲ２は、各ゲート電極Ｇ２の各々を挟んで方向ＤＩＲ１に沿って交互に設けられたソース領域Ｓ２およびドレイン領域Ｄ２を有する。ドレイン領域Ｄ２には、ドレイン配線（ドレイン電極）ＷＤ２が直接接続される。ソース領域Ｓ２には、グランドパターンＧＮＤに接続されたソース配線（ソース電極）ＷＳ２が直接接続される。
ここでフィッシュボーン型のゲート電極、もしくは、フィッシュボーン型のトランジスタの説明を行う。フィッシュボーンとは、魚の骨という意味である。魚は、頭と尾ひれを繋ぐ背骨があり、その背骨にほぼ垂直に背びれ側と腹びれ側に、それぞれ互いに逆向きに延伸するろっ骨などの細い骨がある。この背骨にあたるゲート配線ＷＧを中心とし、細い骨にあたるゲート電極Ｇ１、Ｇ２がゲート配線ＷＧを挟み両側に配置されるゲート電極構造を言う。さらに、それぞれのゲート電極Ｇ１、Ｇ２を挟むように両側にそれぞれのソース領域Ｓ１、Ｓ２とドレイン領域Ｄ１、Ｄ２が配置され、それぞれでトランジスタＴＲ１、ＴＲ２が形成される構造を言う。フィッシュボーン型のトランジスタのゲート幅は、ゲート配線に接続されたそれぞれのゲート電極の幅を合計した値となる。
各ドレイン配線ＷＤ２は、方向ＤＩＲ１に延伸される出力配線ＷＯ２に接続される。出力配線ＷＯ２は、各ドレイン配線ＷＤ２におけるゲート配線ＷＧ側に接続される。ドレイン配線ＷＤ２に接続される出力配線ＷＯ２は、ソース配線ＷＳ２およびゲート電極Ｇ２を跨いで形成され、方向ＤＩＲ２に延伸される出力配線ＷＯ３に接続される。出力配線ＷＯ２により、各ドレイン配線ＷＤ２を直線的に出力配線ＷＯ３に接続することができる。
各ドレイン配線ＷＤ２におけるゲート配線ＷＧと反対側は、第２金属配線層Ｍ２を使用して形成されるドレイン配線ＷＤ４に接続される。ドレイン配線ＷＤ４は、ドレイン配線ＷＤ２に対応する位置に、ゲート配線ＷＧと反対側に突出し、グランドパターンＧＮＤを跨ぐ突出部を有する。３つの突出部の先端は、オープンスタブＳＴＢにそれぞれ接続される。なお、オープンスタブＳＴＢは、ドレイン配線ＷＤ４の突出部を含めて定義されてもよい。
出力配線ＷＯ３の一端側および他端側は、出力配線ＷＯ１、ＷＯ２にそれぞれ接続される。出力配線ＷＯ３の方向ＤＩＲ２の中央部分は、出力配線ＷＯ４を介して出力端子ＯＵＴに電気的に接続される。出力配線ＷＯ３、ＷＯ４は、配線合成部の一例である。この実施形態では、出力配線ＷＯ１をゲート電極Ｇ１およびソース配線ＷＳ１を迂回させることなく出力配線ＷＯ３の一端に接続させることができる。同様に、出力配線ＷＯ２をゲート電極Ｇ２およびソース配線ＷＳ２を迂回させることなく出力配線ＷＯ３の他端に接続させることができる。
したがって、トランジスタＴＲ１、ＴＲ２の出力信号が伝達される出力配線ＷＯ１、ＷＯ２、ＷＯ３の配線抵抗および寄生容量を最小限にすることができ、出力信号の周波数特性を向上することができる。また、出力配線ＷＯ３の方向ＤＩＲ２の電気長を最小限にすることができる。特に、出力配線ＷＯ１、ＷＯ２をゲート配線ＷＧ側に配置することで、出力配線ＷＯ３の方向ＤＩＲ２の電気長を最小限にすることができる。さらに、最小限の長さの出力配線ＷＯ１、ＷＯ２、ＷＯ３に接続されるトランジスタＴＲ１、ＴＲ２が、ゲート配線ＷＧを軸として線対称に形成されるため、出力配線ＷＯ１、ＷＯ２に伝達される出力信号の位相ずれを小さくすることができる。
この結果、半導体装置１０２からの出力信号の損失を低減することができ、半導体装置１０２の出力電力を増大することができる。さらに、出力配線ＷＯ１、ＷＯ２がエアブリッジ配線構造を有するため、配線の寄生容量を低減することができ、高周波特性を向上することができる。
図７は、図６の半導体装置１０２の等価回路図である。図３と同様の要素については、詳細な説明は省略する。図７では、２つのトランジスタＴＲ１、ＴＲ２が、入力端子ＩＮと出力端子ＯＵＴとを結ぶ線を軸として線対称に配置されている。トランジスタＴＲ１、ＴＲ２の回路要素は、図３に示したトランジスタＴＲ１の回路要素と同様である。
図７においても、図３と同様に、図６に示した各オープンスタブＳＴＢに接続されるドレイン配線ＷＤ３、ＷＤ４（第２金属配線層Ｍ２）の突出部と、グランドパターンＧＮＤ（第１金属配線層Ｍ１）との間には、配線間容量Ｃｐがそれぞれ形成される。しかしながら、配線間容量Ｃｐは全て同じになるため、オープンスタブＳＴＢのインダクタンスを全て同じにすることができ、インダクタンスの差によるトランジスタＴＲ１の特性の劣化を防止することができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、ドレイン配線ＷＤ１、ＷＤ２のそれぞれにオープンスタブＳＴＢを直接接続することで、トランジスタＴＲ１のドレイン・ソース間容量を効率的に補償することができる。さらに、この実施形態では、フィッシュボーン型のトランジスタ構造を有する半導体装置１０２において、トランジスタＴＲ１の出力配線ＷＯ１とトランジスタＴＲ２の出力配線ＷＯ２とを接続する出力配線ＷＯ３の方向ＤＩＲ２の電気長を最小限にすることができる。
この結果、出力信号の損失を低減することができ、オープンスタブＳＴＢにより周波数特性が向上する半導体装置１０２の出力電力を増大することができる。
出力配線ＷＯ１をドレイン配線ＷＤ１のゲート配線ＷＧ側に配置し、出力配線ＷＯ２をドレイン配線ＷＤ２のゲート配線ＷＧ側に配置することで、出力配線ＷＯ３の電気長、配線抵抗および寄生容量を、さらに小さくすることができる。ドレイン配線ＷＤ１、ＷＤ２から出力配線ＷＯ４までの配線長を互いに等しくし、かつ最短にすることで、出力配線ＷＯ１、ＷＯ２を介して出力配線ＷＯ４に伝達される出力信号の位相ずれを小さくすることができる。
図８は、第３の実施形態にかかる半導体装置の概要を示す斜視図である。図２と同様の要素については同じ符号を付し、詳細な説明は省略する。図８に示す半導体装置１０４は、出力配線ＷＯ１において出力配線ＷＯ３と反対側の端に、トランジスタ領域ＴＲＡの外側まで延伸され、トランジスタ領域ＴＲＡの外側に配置されたダミー配線ＤＭＹ１を有する。例えば、ダミー配線ＤＭＹ１は、第１金属配線層Ｍ１を使用して形成され、出力配線ＷＯ１以外に電気的に接続されない。例えば、半導体装置１０４は、半導体装置１００の代わりに、図５の電力増幅器１４に搭載される。
図８に示す出力配線ＷＯ１の３つの部分配線は、それぞれエアブリッジ配線構造を有する。例えば、図８の左側のドレイン配線ＷＤ１とダミー配線ＤＭＹ１との距離は、２つのドレイン配線ＷＤ１間の距離および図８の右側のドレイン配線ＷＤ１と出力配線ＷＯ３との距離と等しい。このため、各ドレイン配線ＷＤ１に対して方向ＤＩＲ１の両側に向けて延伸し、隣接するドレイン配線ＷＤ１と出力配線ＷＯ３（またはダミー配線ＤＭＹ１）とに接続される出力配線ＷＯ１の部分配線に対称性を持たせることができる。
この結果、ドレイン配線ＷＤ１を介して各ドレイン領域Ｄ１に接続される出力配線ＷＯ１による寄生容量に対称性を持たせることができ、高周波特性を向上させることができる。なお、ゲート電極Ｇ１の数が奇数（例えば、３本）の場合で、図８の最も左側にあるゲート電極Ｇ１とソース領域Ｓ１とが形成されない場合にも、ダミー配線ＤＭＹ１は、図８に示す位置に配置される。そして、出力配線ＷＯ１は、ダミー配線ＤＭＹ１に接続される。これにより、ゲート電極Ｇ１の数にかかわりなく、出力配線ＷＯ１による寄生容量に対称性を持たせることができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、ドレイン配線ＷＤ１にオープンスタブＳＴＢを直接接続することで、トランジスタＴＲ１のドレイン・ソース間容量を効率的に補償することができる。さらに、この実施形態では、出力配線ＷＯ１において出力配線ＷＯ３との接続部分と反対側の端は、ダミー配線ＤＭＹ１に接続される。これにより、各ドレイン配線ＷＤ１を介して各ドレイン領域Ｄ１に接続される出力配線ＷＯ１による寄生容量に対称性を持たせることができ、高周波特性を向上させることができる。
図９は、第４の実施形態にかかる半導体装置の概要を示す斜視図である。図２、図６および図８と同様の要素については同じ符号を付し、詳細な説明は省略する。図９に示す半導体装置１０６は、図６に示したトランジスタＴＲ１、ＴＲ２を有する半導体装置１０２の出力配線ＷＯ１、ＷＯ２にダミー配線ＤＭＹ１、ＤＭＹ２がそれぞれ接続された構造と同様である。例えば、半導体装置１０６は、半導体装置１００の代わりに、図５の電力増幅器１４に搭載される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図１０は、第５の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。図１および図６と同様の要素については同じ符号を付し、詳細な説明は省略する。図１０に示す半導体装置１０８は、トランジスタＴＲ１において出力配線ＷＯ３と反対側に位置するドレイン配線ＷＤ１のみにオープンスタブＳＴＢが接続される。同様に、トランジスタＴＲ２において出力配線ＷＯ３と反対側に位置するドレイン配線ＷＤ２のみにオープンスタブＳＴＢが接続される。例えば、半導体装置１０８は、半導体装置１００の代わりに、図５の電力増幅器１４に搭載される。
なお、オープンスタブＳＴＢは、中央に位置するドレイン配線ＷＤ１、ＷＤ２のみにそれぞれ接続されてもよい。あるいは、オープンスタブＳＴＢは、出力配線ＷＯ３側に位置するドレイン配線ＷＤ１、ＷＤ２のみにそれぞれ接続されてもよい。また、第２金属配線層Ｍ２を使用して形成されたオープンスタブＳＴＢが、第２金属配線層Ｍ２を使用して形成されるＬ字状のドレイン配線ＷＤ３、ＷＤ４の突出部にそれぞれ直接接続されてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図１１は、第６の実施形態にかかる半導体装置の回路構成の一例を示すレイアウト図である。図１および図６と同様の要素については同じ符号を付し、詳細な説明は省略する。図１１に示す半導体装置１１０は、トランジスタＴＲ１においてソース領域Ｓ１とドレイン領域Ｄ１の並び順が図６と相違する。また、トランジスタＴＲ２においてソース領域Ｓ２とドレイン領域Ｄ２の並び順が図６と相違する。なお、図１１は、ゲート電極Ｇ１の数およびゲート電極Ｇ２の数がそれぞれ偶数の場合を示す。例えば、半導体装置１１０は、半導体装置１００の代わりに、図５の電力増幅器１４に搭載される。
トランジスタＴＲ１において、３つのソース領域Ｓ１は、方向ＤＩＲ１の両端と中央とにそれぞれ形成される。各ドレイン領域Ｄ１上に配置されるドレイン配線ＷＤ１は、各ドレイン領域Ｄ１に直接接続される。方向ＤＩＲ１の両端のソース領域Ｓ１上に配置されるソース配線ＷＳ１は、グランドパターンＧＮＤに直接接続される。
方向ＤＩＲ１の中央のソース領域Ｓ１上に配置されるソース配線ＷＳ１は、方向ＤＩＲ１に延伸するソース配線ＷＳ３を介して、方向ＤＩＲ１の両端のソース配線ＷＳ１に接続される。ソース配線ＷＳ３は、第２金属配線層Ｍ２を使用して形成される。２つのドレイン配線（ドレイン電極）ＷＤ１は、第１金属配線層Ｍ１を使用して形成されるオープンスタブＳＴＢにそれぞれ直接接続される。
トランジスタＴＲ２において、３つのソース領域Ｓ２は、方向ＤＩＲ１の両端と中央とにそれぞれ形成される。各ドレイン領域Ｄ２上に配置されるドレイン配線ＷＤ２は、各ドレイン領域Ｄ２に直接接続される。方向ＤＩＲ１の両端のソース領域Ｓ２上に配置されるソース配線ＷＳ２は、グランドパターンＧＮＤに直接接続される。
方向ＤＩＲ１の中央のソース領域Ｓ２上に配置されるソース配線ＷＳ２は、方向ＤＩＲ１に延伸するソース配線ＷＳ４を介して、方向ＤＩＲ１の両端のソース配線ＷＳ２に接続される。ソース配線ＷＳ４は、第２金属配線層Ｍ２を使用して形成される。２つのドレイン配線（ドレイン電極）ＷＤ２は、第１金属配線層Ｍ１を使用して形成されるオープンスタブＳＴＢにそれぞれ直接接続される。
この実施形態では、方向ＤＩＲ１の中央部分に配置されるソース配線ＷＳ１は、第２金属配線層Ｍ２を使用して形成されるソース配線ＷＳ３を介してグランドパターンＧＮＤに接続される。方向ＤＩＲ１の中央部分に配置されるソース配線ＷＳ２は、第２金属配線層Ｍ２を使用して形成されるソース配線ＷＳ４を介してグランドパターンＧＮＤに接続される。
これにより、第２金属配線層Ｍ２を使用することなく、第１金属配線層Ｍ１のみを使用して各オープンスタブＳＴＢを各ドレイン配線ＷＤ１またはＷＤ２と一体に形成することができる。この結果、第２金属配線層Ｍ２を使用する場合に比べて、オープンスタブＳＴＢのレイアウト設計を容易にすることができる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図１２は、他の半導体装置の回路構成の一例を示すレイアウト図（比較例）である。図１および図６と同様の要素については同じ符号を付し、詳細な説明は省略する。図１２に示す半導体装置２００に搭載されるトランジスタＴＲ１は、いわゆるマルチフィンガー型のトランジスタ構造を有する。マルチフィンガー型のトランジスタＴＲ１では、トランジスタＴＲ１に入力される入力信号の伝達方向と、トランジスタＴＲ１から出力される出力信号の伝達方向とが、ゲート電極Ｇ１の延伸方向と一致する。
例えば、トランジスタＴＲ１は、方向ＤＩＲ１に延伸する８本のゲート電極Ｇ１を有し、方向ＤＩＲ２の両端にソース領域Ｓ１が形成される。４つのドレイン領域Ｄ１上に配置され、第１金属配線層Ｍ１を使用して形成されるドレイン配線ＷＤ１は、第１金属配線層Ｍ１を使用して形成される出力配線ＷＯ３に直接接続される。
４つのドレイン配線ＷＤ１のそれぞれに接続される４つのオープンスタブＳＴＢ（ＳＴＢａ、ＳＴＢｂ）の配線は、各ドレイン配線ＷＤ１と出力配線ＷＯ３の接続部分から引き出される。但し、方向ＤＩＲ２の中央側の２つのドレイン配線ＷＤ１に接続されるオープンスタブＳＴＢｂは、オープンスタブＳＴＢａに接続される出力配線ＷＯ３を跨ぐ、第２金属配線層Ｍ２に形成された配線を有する。
図１３は、図１２の半導体装置２００の等価回路図である。図１３に示すように、オープンスタブＳＴＢｂは、出力配線ＷＯ３との間の配線間容量Ｃｐを、オープンスタブＳＴＢａに対して余分に持つ。このため、オープンスタブＳＴＢｂのインダクタンスは、オープンスタブＳＴＢａのインダクタンスに比べて小さくなる。これにより、オープンスタブＳＴＢｂに接続されるサブトランジスタＳＴＲと、オープンスタブＳＴＢａに接続されるサブトランジスタＳＴＲとの間でインピーダンスに差が発生し、トランジスタＴＲ１の周波数特性を劣化させてしまう。
これに対して、図６、図９、図１０および図１１に示したフィッシュボーン型のトランジスタ構造を有する半導体装置１０２、１０６、１０８、１１０では、オープンスタブＳＴＢが交差しない構造を有する。このため、オープンスタブＳＴＢ間でインダクタンスの差はなく、サブトランジスタＳＴＲ間でのインピーダンスの差は発生しない。したがって、トランジスタＴＲ１、ＴＲ２の周波数特性の劣化を抑制することができる。
以上、本開示の実施形態などについて説明したが、本開示は上記実施形態などに限定されない。特許請求の範囲に記載された範囲内において、各種の変更、修正、置換、付加、削除、および組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。
１０ 送信機
１２ 可変利得増幅器
１４ 広帯域増幅器
１６ 送信アンテナ
２０ 受信機
２２ 受信アンテナ
１００、１０２、１０４、１０６、１０８、１１０ 半導体装置
２００ 半導体装置
Ｃｐ 配線間容量
Ｄ１、Ｄ２ ドレイン領域
ＤＩＲ１、ＤＩＲ２ 方向
ＤＭＹ１、ＤＭＹ２ ダミー配線
Ｇ１、Ｇ２ ゲート電極
ＧＮＤ グランド配線
ＩＮ 入力端子
Ｌ１ 電気長
Ｍ１ 第１金属配線層
Ｍ２ 第２金属配線層
ＯＵＴ 出力端子
Ｓ１、Ｓ２ ソース領域
ＳＴＢ、ＳＴＢａ、ＳＴＢｂ
ＳＴＲ サブトランジスタ
ＳＹＳ 通信システム
ＴＲ１、ＴＲ２ トランジスタ
ＴＲＡ トランジスタ領域
ＶＩＡ ビア
ＷＤ１、ＷＤ２、ＷＤ３、ＷＤ４ ドレイン配線
ＷＩ１ 入力配線
ＷＯ１、ＷＯ２、ＷＯ３、ＷＯ４ 出力配線
ＷＯＵＴ 配線合成部
ＷＳ１、ＷＳ２ ソース配線

Claims (6)

  1. 第１の方向に延伸され入力信号が伝達されるゲート配線と、
    前記ゲート配線に間隔を置いて接続され、前記第１の方向に直交する第２の方向に延伸する複数のゲート電極と、前記複数のゲート電極の各々を挟んで前記第１の方向に沿って設けられたソース領域およびドレイン領域とを含み、前記ゲート配線を挟んで前記第２の方向に並べて配置された２つのトランジスタと、
    前記ソース領域の各々の上に配置され、前記ソース領域に接続されたソース配線と、
    第１金属配線層を使用して設けられ、前記ドレイン領域の各々の上に配置され、前記ドレイン領域に接続されたドレイン配線と、
    前記トランジスタ上を前記ソース配線の少なくともいずれかおよび前記ゲート電極の少なくともいずれかを跨いで前記第１の方向に延伸し、前記ドレイン配線の各々に接続され、前記ドレイン領域から出力される出力信号が伝達され、前記ソース配線および前記ドレイン配線に使用される金属配線層より上層の金属配線層を使用して形成される出力配線と、
    ２つの前記トランジスタの前記ドレイン領域に前記ドレイン配線を介して接続された前記出力配線を互いに接続する配線合成部と、
    前記第１金属配線層および前記第１金属配線層の上層である第２金属配線層の少なくともいずれかを使用して設けられ、前記ドレイン配線の少なくともいずれかにおける前記ゲート配線と反対側に接続されたスタブと、
    を備えた半導体装置。
  2. 第１の方向に延伸され入力信号が伝達されるゲート配線と、
    前記ゲート配線に間隔を置いて接続され、前記第１の方向に直交する第２の方向に延伸する複数のゲート電極と、前記複数のゲート電極の各々を挟んで前記第１の方向に沿って設けられたソース領域およびドレイン領域とを含むトランジスタと、
    前記ソース領域の各々の上に配置され、前記ソース領域に接続されたソース配線と、
    第１金属配線層を使用して設けられ、前記ドレイン領域の各々の上に配置され、前記ドレイン領域に接続されたドレイン配線と、
    前記トランジスタ上を前記ソース配線の少なくともいずれかおよび前記ゲート電極の少なくともいずれかを跨いで前記第１の方向に延伸し、前記ドレイン配線の各々に接続され、前記ドレイン領域から出力される出力信号が伝達され、前記ソース配線および前記ドレイン配線に使用される金属配線層より上層の金属配線層を使用して形成される出力配線と、
    前記第１金属配線層および前記第１金属配線層の上層である第２金属配線層の少なくともいずれかを使用して設けられ、前記ドレイン配線の少なくともいずれかにおける前記ゲート配線と反対側に接続され、複数の前記ドレイン配線にそれぞれ接続される複数のスタブと、
    を備えた半導体装置。
  3. 前記トランジスタの外側であって、前記出力配線における前記出力信号の伝達方向と逆側に配置されたダミー配線を備え、
    前記出力配線における伝達方向と逆側の端は、前記トランジスタの前記外側まで延伸されて前記ダミー配線に接続されている
    請求項１または請求項２に記載の半導体装置。
  4. 前記スタブの各々は、他の信号配線と交差せずに配線される
    請求項１または請求項２に記載の半導体装置。
  5. 複数の前記スタブの配線長、配線幅および配線材料のそれぞれは、互いに同じである
    請求項４に記載の半導体装置。
  6. 前記出力配線は、前記トランジスタの前記ゲート配線側に配置されている
    請求項１または請求項２に記載の半導体装置。
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