JP7571663B2 - ゲート駆動装置 - Google Patents

Description

本発明は、ゲート駆動装置に関する。

ＩＧＢＴやＭＯＳトランジスタなどのゲート駆動型の半導体スイッチング素子は、上下アームに配置してオンオフ駆動制御を行う構成では、一方が短絡故障をしている状態で、他方がオン駆動されると、短絡電流が流れてスイッチング素子が破損してしまう。このため、オン時に対向アームの半導体スイッチング素子が短絡しているか否かを判定して、短絡状態である場合にはオン駆動を停止することが必要である。

この場合、半導体スイッチング素子のオン時には、原理的に、過渡的に電流センスの電圧がオン状態よりも持ち上がり、ゲート電圧が十分に上がってオン状態に移行すると、電流センスの電圧は定常値まで低下する特性を有している。このため、過渡期に判定をすると短絡状態と誤判定をしてしまう可能性があるため、ゲート電圧が上がった定常時に電流センスの電圧を判定することで誤判定を回避するようにしている。

しかしながら、半導体スイッチング素子は、小型化が進むことで短絡時の飽和電流が低下する傾向にあるため、ゲート電圧が上がった定常時の電流センスの電圧を判定する場合でも、短絡時の飽和電流の値と正常時の電流センスの値との差が小さくなり、これらの値のばらつきを考慮すると両者がオーバーラップする場合が発生し、しきい値の設定が不能となり正しい判定ができなくなる不具合があった。

特許０６５２５１４１号公報 特開２０１７－２１２８７０号公報 国際公開番号ＷＯ２０１７／１４１５４５Ａ１

本発明は、上記事情を考慮してなされたもので、その目的は、半導体スイッチング素子の小型化が進み短絡飽和電流が低下した場合でも、対向アームの短絡状態を確実に判定することができるようにしたゲート駆動装置を提供することにある。

請求項１に記載のゲート駆動装置は、電流センス端子を備えたゲート駆動形の半導体スイッチング素子の駆動制御を行うゲート駆動装置であって、前記電流センス端子からのセンス電流の検出信号を取り込み、前記検出信号に基づいて、前記センス電流が、前記半導体スイッチング素子が線形領域で動作する定常期の電流よりも上昇した後に前記定常期の電流まで低下する現象である過渡センス電流の有無を検出する波形検出回路（４０）と、前記波形検出回路による検出結果を所定タイミングで判定して短絡の有無を判定する判定回路（３０）と、前記半導体スイッチング素子のオンオフ駆動を制御し、前記半導体スイッチング素子をオン駆動した後、前記判定回路により短絡有りが判定されることに基づいて遮断する制御回路（２０）とを備える。

上記構成を採用することにより、波形検出回路により、半導体スイッチング素子の電流センス端子からセンス電流の検出信号を取り込み、センス電流の波形の変化から過渡センス電流の有無を検出して短絡の有無を検出し、判定回路により所定タイミングで短絡状態を判定することができる。これにより、センス電流の値そのものから短絡を判定するのではなく、過渡期のセンス電流を基準として定常期のセンス電流への変化から検出することで、飽和電流が下がるなどしてセンス電流のレベルにばらつきがある場合でも、短絡の有無を正しく判定することができる。この結果、パワー素子として用いる半導体スイッチング素子の小型化に貢献できる。また、ＩＣ／素子仕様で短絡設計が完結するため、基板での短絡保護設計が不要になる。

第１実施形態を示す電気的構成図 第１実施形態を示す作用説明図その１ 第１実施形態を示すタイミングチャート 第１実施形態を示す作用説明図その２ 第１実施形態を示す作用説明図その３ 第１実施形態を示す作用説明図その４ 第１実施形態を示す作用説明図その５ 第２実施形態を示す電気的構成図 第２実施形態を示すタイミングチャート 第３実施形態を示す電気的構成図 第３実施形態を示すタイミングチャート 第４実施形態を示す電気的構成図 第４実施形態を示す作用説明図その１ 第４実施形態を示す作用説明図その２ 第４実施形態を示す作用説明図その３ 第５実施形態を示す電気的構成図 第５実施形態を示すタイミングチャート 第６実施形態を示す電気的構成図 第６実施形態を示す作用説明図 第７実施形態を示す電気的構成図 第７実施形態を示す作用説明図 第８実施形態を示す電気的構成図 第８実施形態を示すタイミングチャート 第９実施形態を示すタイミングチャート

（第１実施形態）
以下、本発明の第１実施形態について、図１～図７を参照して説明する。
電気的構成を示す図１において、ゲート駆動形の半導体スイッチング素子としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）１を上下アームにそれぞれ配置して負荷への通電経路を形成する回路に対して、ゲート駆動装置１０は、一方のＩＧＢＴ１をオン駆動制御する際に、他方のＩＧＢＴが短絡状態にあるかどうかを判定することができるようにした機能を備える。

ＩＧＢＴ１は、内部にコレクタ・エミッタ間の電流を検知するためのセンス素子が設けられセンス電流の出力端子であるセンス端子ＳＥを備えている。センス端子ＳＥは、電流検出用の抵抗２を介してエミッタと共通に接続されており、ゲート駆動装置１０は、電流検出抵抗２に流れるセンス電流Ｉｓｅを、センス電圧Ｖｓｅとして取り込むように設けられている。

ゲート駆動装置１０は、制御回路２０、判定回路３０および波形検出回路４０を備えている。制御回路２０は、外部から与えられるオン／オフ指令信号に基づいてゲート駆動信号Ｓｏｎを生成し、駆動回路２１を介してＩＧＢＴ１のゲートにゲート駆動電圧Ｖｏｎを与える。制御回路２０は、後述するように、ＩＧＢＴ１のオフ駆動機能も備えており、オン駆動中に短絡が検出された場合にはＩＧＢＴ１を遮断する。

判定回路３０は、コンパレータ３１、しきい値電源３２、遅延回路３３およびアンド回路３４を備える。判定回路３０は、ＩＧＢＴ１のゲート電圧Ｖｇｅがしきい値電圧Ｖｔｈ１に達してオンした時点から、所定の遅延時間Ｔｄ１が経過した時点でＩＧＢＴ１の状態を判定する。

コンパレータ３１は、非反転入力端子にＩＧＢＴ１のゲート電圧Ｖｇｅが入力され、反転入力端子にしきい値電源３２により設定されるしきい値電圧Ｖｔｈ１が入力される。遅延回路３３は、コンパレータ３１から出力されるオンタイミングの信号によりトリガがかかり、所定の遅延時間Ｔｄ１後にアンド回路３４にハイレベルの信号を出力する。アンド回路３４は、遅延回路３３からのハイレベルの信号の入力タイミングで、波形検出回路４０からの出力信号を判定して短絡状態の場合には判定信号Ｓｘを出力する。

波形検出回路４０は、ピークホールド回路５０およびヒステリシス付きのコンパレータからなる比較回路６０を備えている。波形検出回路４０は、センス電圧Ｖｓｅを取り込み、この波形の変化状態から通常状態でない状態を検出して出力する。

ピークホールド回路５０は、オペアンプ５１、トランジスタ５２およびコンデンサ５３を備える。オペアンプ５１は、非反転入力端子にセンス電圧Ｖｓｅが入力され、反転入力端子にはコンデンサ５３の端子電圧Ｖｐｈが入力される。オペアンプ５１の出力端子はトランジスタ５２のベースに接続される。

トランジスタ５２のコレクタは直流電源ＶＤに接続され、エミッタはコンデンサ５３を介してグランドに接続される。コンデンサ５３の端子電圧であるピークホールド電圧Ｖｐｈは、トランジスタ５２のエミッタとコンデンサ５３の共通接続点の電圧である。オペアンプ５１は、センス電圧Ｖｓｅがコンデンサ５３の端子電圧であるピークホールド電圧Ｖｐｈよりも大きい期間中はトランジスタ５２を駆動してコンデンサ５３に直流電源ＶＤから充電を行う。

これにより、センス電圧Ｖｓｅがピーク値ＶＰに達した後低下すると、オペアンプ５１の出力信号によりトランジスタ５２がオフしてコンデンサ５３への充電が停止する。この結果、ピークホールド電圧Ｖｐｈはセンス電圧Ｖｓｅのピーク値ＶＰとなり、この電圧が保持される。

比較回路６０は、コンパレータ６１およびヒステリシス電圧Ｖｈを与えるヒステリシス電源６２を備える。コンパレータ６１は非反転入力端子にセンス電圧Ｖｓｅが入力され、反転入力端子にピークホールド回路５０から出力されるピークホールド電圧Ｖｐｈを、ヒステリシス電源６２を通じてヒステリシス電圧Ｖｈだけ低下させた参照電圧Ｖｈｙｓとして入力される。

コンパレータ６１は、センス電圧Ｖｓｅが参照電圧Ｖｈｙｓよりも大きいときにはハイレベル、小さくなるとローレベルとなる検出信号Ｓｄを出力する。この検出信号Ｓｄは、判定回路３０のアンド回路３４に入力される。

次に、上記構成の作用について、図２から図７も参照して説明する。
まず、通常時および短絡時におけるセンス電圧Ｖｓｅの変化について説明する。図６は２つのＩＧＢＴ＿Ａ、ＩＧＢＴ＿Ｂを上下アームに配置した構成で、上アームのＩＧＢＴ＿Ａをオフ駆動してから下アームのＩＧＢＴ＿Ｂをオン駆動するまでに流れる電流について矢印をつけた破線で示している。上側に上アームのＩＧＢＴ＿Ａが正常である通常時の電流を示し、下側にＩＧＢＴ＿Ａが短絡状態である場合の電流を示している。

通常時においては、上アームのＩＧＢＴ＿Ａをオン状態として負荷に給電している状態でオフに切り替えると、負荷側からＩＧＢＴ＿Ａのボディダイオードを介して電源側に戻る電流Ｉ１ｆが流れる。ボディダイオードに流れる電流を側路させるために、同期整流動作として下アームのＩＧＢＴ＿Ｂをオン駆動する。

このとき、ＩＧＢＴ＿Ｂに流れる電流Ｉ２は、負荷側からボディダイオードに流れていた電流Ｉ１ｆにボディダイオードのリカバリ電流Ｉ１ｒが加算された電流として流れる。このため、ＩＧＢＴ＿Ｂがオン駆動されるときには、過渡期においてリカバリ電流によるピークが加算された電流が発生し、定常期になると負荷電流のレベルになる。

一方、下側に示すＩＧＢＴ＿Ａの短絡時には、上アームのＩＧＢＴ＿Ａをオン状態として負荷に給電している状態でオフに切り替えても、短絡状態であるから、負荷側からＩＧＢＴ＿Ａの本体を介して電源側に戻る電流Ｉ１ｓが流れる。ボディダイオードには順方向電圧がかかるため電流Ｉ１ｆはほとんど流れない。

このため、ＩＧＢＴ＿Ｂをオン駆動して同期整流を実施しようとすると、ＩＧＢＴ＿Ａに流れていた短絡電流Ｉ１ｓがＩＧＢＴ＿Ｂに電流Ｉ２として流れるようになる。また、ＩＧＢＴ＿Ａのボディダイオードに電流がほとんど流れないため、リカバリ電流の発生もなく、電流Ｉ２にはリカバリ電流に起因したピーク値が発生しない。

図７は、上記の動作を各部の信号変化として示したタイミングチャートである。通常時と短絡時との状態におけるゲート電圧Ｖｇｅ、コレクタ電流Ｉｃ、センス電圧Ｖｓｅおよびコレクタ電圧Ｖｃｅを示している。

通常時においては、ＩＧＢＴのゲート電圧は過渡期にミラー電圧Ｖｍで保持された後にゲート電圧ＶＧＥまで引き上げられる。このとき、コレクタ電流Ｉｃは、ゲート電圧Ｖｇｅが時刻ｔ０でしきい値電圧Ｖｔｈに達すると、負荷に応じた電流が流れるようになる。

センス電流Ｉｓｅの変化を示すセンス電圧Ｖｓｅは、オン駆動に伴って０Ｖから増加し、リカバリ電流によるピーク値を過ぎると過渡期では飽和領域で動作するため、定常期よりも高い電圧Ｖ２を保持する。この後、定常期に移行するとセンス電圧Ｖｓｅは、線形領域となるので負荷電流に比例した電圧Ｖ１に下がり、オン期間中はこの状態が保持される。また、コレクタ電圧Ｖｃｅは、過渡期では電源電圧ＶＣＥから徐々に低下し始め、定常期になるとほぼ０Ｖになる。

これに対して、短絡時においては、ＩＧＢＴのゲート電圧はミラー期間に関係なく上昇してゲート電圧ＶＧＥまで引き上げられる。このとき、コレクタ電流Ｉｃは、ゲート電圧Ｖｇｅが時刻ｔ０でしきい値電圧Ｖｔｈに達すると、電源短絡状態となるため短絡電流レベルまで上昇する。

センス電圧Ｖｓｅは、オン駆動に伴って０Ｖから増加し、リカバリ電流もなく飽和領域のままで動作し短絡電流に対応する高い電圧Ｖ３のレベルとなる。また、コレクタ電圧Ｖｃｅは、電源電圧ＶＣＥが印加された状態のままとなる。

以上の基本的な動作の性質を前提として、本実施形態の動作について説明する。図２は、通常時および短絡時におけるセンス電圧Ｖｓｅと検出信号Ｓｄの状態を示している。

通常時では、センス電圧Ｖｓｅは、前述のように、ＩＧＢＴ１がオンすると過渡期においてはリカバリ電流に起因した電圧上昇でピーク値ＶＰに達した後に過渡期の飽和状態の電圧Ｖ１のレベルとなる。この後、定常期に移行するとセンス電圧Ｖｓｅは電圧Ｖ１よりも下がって負荷電流に対応する電圧Ｖ２となる。この結果、センス電圧Ｖｓｅは、ピーク値ＶＰから電圧Ｖ２まで下がり、動作点差ΔＶｓｅ（＝ＶＰ－Ｖ２）だけ下がったこととなる。

一方、短絡時には、センス電圧Ｖｓｅは、ＩＧＢＴ１は飽和状態のままとなり、ＩＧＢＴ１に流れる短絡電流に相当するレベルまで上昇し、このレベルが保持される。このため、センス電圧Ｖｓｅがピーク値ＶＰそのもので保持され、これよりも低下することがない。

この結果、通常時にはセンス電圧Ｖｓｅが過渡期から定常期に移行するタイミングで、上記したΔＶｓｅの変化により電圧Ｖ２に低下するので、波形検出回路４０は、この変化をピークホールド電圧Ｖｐｈからヒステリシス電圧Ｖｈだけ小さく設定する電圧Ｖｐｙｓと比較することにより検出することができる。

図３は、ゲート駆動装置１０が外部からオン／オフ指令の信号を受けてＩＧＢＴ１のゲートにゲート駆動電圧Ｖｏｎを与えたときのタイミングチャートを示している。制御回路２０は、駆動回路２１を介してＩＧＢＴ１にゲート駆動電圧Ｖｏｎを与えると、対向アームのＩＧＢＴが通常時である場合には、ＩＧＢＴ１は、ゲート電圧Ｖｇｅが上昇してゆき、時刻ｔ０でしきい値電圧Ｖｔｈ１に達すると電流が流れ始め、過渡期に移行する。

このとき、判定回路３０においては、コンパレータ３１に入力されるゲート電圧Ｖｇｅがしきい値電圧Ｖｔｈ１に達したことでハイレベルの信号を遅延回路３３に出力する。遅延回路３３は、ハイレベルの信号が入力された時刻ｔ０から所定の遅延時間ｔｄ１が経過する時刻ｔ３でアンド回路３４にハイレベルのタイミング信号を出力する。

波形検出回路４０においては、ＩＧＢＴ１がオン駆動し始める時刻ｔ０からＩＧＢＴ１に流れる電流に比例するセンス電流Ｉｓｅが電流検出抵抗２に流れ始め、この電流に相当するセンス電圧Ｖｓｅがオペアンプ５１に入力される。

ＩＧＢＴ１がオン駆動される過渡期においては、飽和状態となりゲート電圧Ｖｇｅは時刻ｔｍからミラー電圧Ｖｍで保持され、センス電圧Ｖｓｅはリカバリ電流を含んだ電流が流れることで、時刻ｔ１でピーク電圧ＶＰに達し、以後通常期よりも高い電圧Ｖ１の状態が保持される。

波形検出回路４０においては、ピークホールド回路５０から出力されるピーク電圧ＶＰに対応したピークホールド電圧Ｖｐｈが比較回路６０に入力される。比較回路６０では、ピークホールド電圧Ｖｐｈからヒステリシス電圧Ｖｈだけ低く設定される参照電圧Ｖｈｙｓがコンパレータ６１に入力される。参照電圧Ｖｈｙｓは、過渡期のセンス電圧Ｖｓｅが電圧Ｖ２となるのに対してこれよりも低くなるようにヒステリシス電圧Ｖｈが設定されている。

コンパレータ６１は、センス電圧Ｖｓｅが定常期に入って電圧Ｖ１からさらに低下した電圧Ｖ２になるタイミングで参照電圧Ｖｈｙｓよりも低くなるので、この時点ｔ２で検出信号Ｓｄはローレベルに変化する。

判定回路３０においては、遅延回路３３により設定される遅延時間Ｔｄ１が、ＩＧＢＴ１が定常期に入った時刻ｔ２よりも後となるように設定されているので、アンド回路３４にハイレベルのタイミング信号Ｓｔが入力された時点ｔ３で、検出信号Ｓｄがハイレベルかローレベルかに応じた判定信号Ｓｘが出力される。したがって、通常時においては、判定信号Ｓｘはローレベルとなり、この時点で通常時であることが判定される。

一方、対向アームのＩＧＢＴが短絡状態となっている場合には、ゲート電圧Ｖｇｅはミラー電圧Ｖｍで保持されることなくＶＧＥまで上昇し、センス電圧Ｖｓｅもリカバリ電流のピーク値を発生することなく短絡電流Ｉｓに相当する電圧Ｖｘに達するまで上昇して保持された状態となる。

このため、センス電圧Ｖｓｅが、以後低下することがなくなり、波形検出回路４０では短絡状態を示すハイレベルの検出信号Ｓｄが出力された状態が保持される。判定回路３０では、タイミング信号Ｓｔが出力される時刻ｔ３で、アンド回路３４は、波形検出回路４０からハイレベルの検出信号Ｓｄが入力されているので、ハイレベルの判定信号Ｓｘを出力する。したがって、短絡時では、判定信号Ｓｘはハイレベルとなり、短絡時であることが判定される。

次に、図４および図５によりセンス電圧Ｖｓｅの波形が図３で示したような変化とは異なる変化をする場合の検出動作について説明する。
図４の場合では、下段に示すセンス電圧Ｖｓｅの形状を特徴づけるリカバリ電流が大きいときに発生する例を示している。図４の上段に示すように、リカバリ電流が通常レベルもしくは小さい場合には、前述したように、過渡期から定常期に変わる時点ｔ２でセンス電圧Ｖｓｅが参照電圧Ｖｈｙｓよりも低下することで通常時を検出していた。

これに対して、図４の中段に示すように、リカバリ電流が大きいレベルの場合には、過渡期のセンス電圧Ｖｓｅのレベルが前述した電圧Ｖ１よりも低くなり、リカバリ電流によるピーク値ＶＰから過渡期の電圧に変化する時点ｔ２ｘで参照電圧Ｖｈｙｓよりも低下してしまうことがある。

しかし、この場合には、通常時を判定する検出信号Ｓｄが時刻ｔ２ｘの早い時点で検出されることとなり、遅延時間ｔｄ１が経過した時刻ｔ３での判定に支障をきたすことはない。また、短絡時の波形は前述と同様にセンス電圧Ｖｓｅが参照電圧Ｖｈｙｓよりも低下することはないから、短絡の判定においても支障をきたすことはない。

次に、図５の場合では、下段に示すセンス電圧Ｖｓｅの形状を特徴づける過渡期の電圧Ｖ１と定常期の電圧Ｖ２との差がほとんど無いときに発生する例を示している。図５の上段に示すように、過渡期の電圧Ｖ１と定常期の電圧Ｖ２との差がある程度有る場合には、前述したように、過渡期から定常期に変わる時点ｔ２でセンス電圧Ｖｓｅが参照電圧Ｖｈｙｓよりも低下することで通常時を検出していた。

これに対して、図５の中段に示すように、過渡期の電圧Ｖ１と定常期の電圧Ｖ２との差がほぼゼロの場合には、リカバリ電流の大きさによる差分だけがセンス電圧Ｖｓｅのピーク電圧ＶＰからの低下分となる。このため、センス電圧Ｖｓｅによって通常時の状態を検出可能とするための条件は、リカバリ電流によるピークを過ぎた後のセンス電圧Ｖｓｅが参照電圧Ｖｈｙｓよりも低くなるように参照電圧Ｖｈｙｓを設定することである。

したがって、この場合には、ヒステリシス電圧Ｖｈの大きさを調整して、リカバリ電流によるピーク値ＶＰから過渡期および定常期におけるセンス電圧Ｖｓｅに変化するときに参照電圧Ｖｈｙｓを通過するように設定することで検出可能となる。なお、このようにセンス電圧Ｖｓｅの過渡期の電圧Ｖ１と定常期の電圧Ｖ２との差が無くなる場合とは、例えば、ＩＧＢＴの製造上において、センス素子とメイン素子のＶｔを調整することで形成されることがある。

このような第１実施形態によれば、ＩＧＢＴ１の通常時におけるオン駆動時のセンス電圧Ｖｓｅの変化を検出する波形検出回路４０を設け、適切なタイミングで判定する判定回路３０により判定するように構成したので、半導体スイッチング素子であるＩＧＢＴ１の小型化が進み短絡飽和電流が低下した場合でも、対向アームの短絡時を確実に判定することができるようになる。

（第２実施形態）
図８および図９は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置１１０は、判定回路３０に代えて判定回路７０を備えている。

判定回路７０は、遅延回路７１およびアンド回路３４を備えている。遅延回路７１は、制御回路２０から出力されるオン駆動信号Ｓｏｎが入力され、ハイレベルのオン駆動信号が入力された時点から所定の遅延時間Ｔｄ２が経過するとハイレベルのタイミング信号を出力する。この遅延時間Ｔｄ２は、第１実施形態における遅延時間Ｔｄ１に相当する時間として設定されるもので、判定タイミングを設定するものである。

図９は、ゲート駆動装置１１０が外部からオン／オフ指令の信号を受けてＩＧＢＴ１のゲートにゲート駆動信号Ｓｏｎを与えたときのタイミングチャートを示している。この実施形態では、ゲート駆動信号Ｓｏｎをトリガとして遅延回路７１により遅延時間Ｔｄ２が経過すると、判定タイミングを与える信号をアンド回路３４に入力する。

判定回路７０においては、遅延回路７１により設定される遅延時間Ｔｄ２が、ＩＧＢＴ１が定常期に入った時刻ｔ２よりも後となるように設定されているので、アンド回路３４にハイレベルのタイミング信号Ｓｔが入力された時点ｔ３ａで、検出信号Ｓｄがハイレベルかローレベルかに応じた判定信号Ｓｘが出力される。したがって、通常時においては、判定信号Ｓｘはローレベルとなり、この時点で通常時であることが判定され、短絡時では、判定信号Ｓｘはハイレベルとなり、この時点で短絡時であることが判定される。
したがって、このような第２実施形態によっても第１実施形態と同様の作用効果を得ることができる。

なお、上記実施形態に示した制御回路２０から出力されるオン駆動信号Ｓｏｎを用いることに代えて、外部から与えられるオンオフ指令がオン駆動を示すハイレベルの信号を遅延回路７１に入力する構成とすることもできる。

（第３実施形態）
図１０および図１１は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置１２０は、判定回路３０に代えて判定回路８０を備えている。

判定回路８０は、コンパレータ８１、モニタしきい値電源８２およびアンド回路３４を備えている。コンパレータ８１は、ゲートモニタ回路として機能するもので、ＩＧＢＴ１のゲート電圧Ｖｇｅが非反転入力端子に入力され、モニタしきい値電源８２により設定されるモニタしきい値電圧Ｖｔｈ２が反転入力端子に入力される。モニタしきい値電圧Ｖｔｈ２は、ＩＧＢＴ１が過渡期から定常期に入ってゲート電圧が電圧ＶＧＥに達したことを検出するように設定される。

コンパレータ８１は、ＩＧＢＴ１のゲート電圧Ｖｇｅがモニタしきい値電圧Ｖｔｈ２を超えると、ハイレベルのモニタ検出信号Ｓｍを出力する。モニタ検出信号Ｓｍはアンド回路３４に判定タイミング信号として入力される。

これにより、判定回路８０においては、コンパレータ８１からハイレベルのモニタ検出信号Ｓｍが入力された時点ｔ３ｂで、検出信号Ｓｄがハイレベルかローレベルかに応じた判定信号Ｓｘが出力される。したがって、通常時においては、判定信号Ｓｘはローレベルとなり、この時点で通常時であることが判定され、短絡時においては、判定信号Ｓｘはハイレベルとなり、この時点で短絡時であることが判定される。
したがって、このような第３実施形態によっても第１実施形態と同様の作用効果を得ることができる。

（第４実施形態）
図１２から図１５は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、第３実施形態において、負荷電流が小さい領域で用いるケースにおいてセンス電圧Ｖｓｅの過渡期の電圧Ｖ１と定常期の電圧Ｖ２との差が小さく、センス電圧Ｖｓｅが参照電圧Ｖｈｙｓよりも高くなることがあり、これによって短絡状態と誤判定するのを解消できるようにしたものである。

すなわち、第４実施形態では、ゲート駆動装置１３０は、図１２に示すように、判定回路８０の構成に新たにコンパレータ９１およびセンスしきい値電源９２を加えた構成とし、アンド回路３４に代えて３入力のアンド回路９３とした判定回路９０を設けている。

コンパレータ９１は、ＩＧＢＴ１のセンス電圧Ｖｓｅが非反転入力端子に入力され、センスしきい値電源９２により設定されるセンスしきい値電圧Ｖｔｈ３が反転入力端子に入力される。センスしきい値電圧Ｖｔｈ３は、ＩＧＢＴ１の電流が過電流レベルに達していることを検出するように設定される。

アンド回路９３は、波形検出回路４０の検出信号Ｓｄおよびコンパレータ８１の出力信号であるモニタ検出信号Ｓｍに加えて、コンパレータ９１の出力信号であるセンスモニタ信号Ｓｓが入力される。アンド回路９３は、３入力がすべてハイレベルになると短絡時を示すハイレベルの判定信号Ｓｘを出力する。

次に、上記構成の作用について説明する。図１３は負荷電流大の場合および負荷電流小の場合でのセンス電圧Ｖｓｅの波形と検出信号Ｓｄの関係を示している。下段に示すセンス電圧Ｖｓｅの一般的な波形に対して、上段に示す負荷電流大の場合には、通常時の検出動作では、過渡期から定常期に移行する時点で参照電圧Ｖｈｙｓよりも低下するので通常時であることが検出される。

一方、中段に示す負荷電流小の場合には、センス電圧Ｖｓｅは、過渡期のＶ１から定常期のＶ２に変化する際に、電圧Ｖ１Ｖ２の差が小さくなるため、センス電圧Ｖｓｅが参照電圧Ｖｈｙｓよりも小さくならないことがある。このため、検出信号Ｓｄはローレベルに変化することなく、これによって短絡時であるとして誤検出されてしまうことがある。

本実施形態では、このような誤検出が発生することがないように、コンパレータ９１により、センス電圧Ｖｓｅが短絡時の電流レベルに達しているか否かを判定するセンスしきい値Ｖｔｈ３により判定している。センスしきい値Ｖｔｈ３は、図１４に示すように、短絡電流によるセンス電圧Ｖｓｅのばらつきを考慮して短絡電流が最も小さいレベルでも短絡電流レベルとして判定することができるように設定されている。

このため、通常時であるが負荷電流大の場合にはこの電圧を超えてしまう場合がある。しかし、この場合には、センス波形の検出結果が通常状態を示すローレベルの検出信号Ｓｄを出力するので、アンド回路９３は、短絡時の判定を示すハイレベルの判定信号Ｓｘを出力することはない。

図１５は、通常時における負荷電流のレベルを小、中、大とし、短絡時との検出結果の比較を示している。通常時、負荷電流小の場合には波形検出回路４０の検出信号Ｓｄは前述のケースとなって短絡時を示すハイレベルのままとなる。

この場合、センス電圧Ｖｓｅは、過渡期においてセンスしきい値電圧Ｖｔｈ３を超える場合でも、定常期に入ると負荷電流が短絡電流レベルよりも小さいので、ローレベルの検出信号Ｓｓが出力される。この結果、ゲートモニタ出力Ｓｍがハイレベルになる判定タイミングでは、判定回路９０から通常時であるローレベルの判定信号Ｓｘが出力される。

次に、負荷電流中の場合には、波形検出回路４０の検出信号Ｓｄは過渡期から定常期に移行するタイミングでローレベルとなる。また、センス電圧Ｖｓｅは、過渡期においてセンスしきい値電圧Ｖｔｈ３を超える場合でも、定常期に入ると負荷電流が短絡電流レベルよりも小さいので、ローレベルの検出信号Ｓｓが出力される。この結果、ゲートモニタ出力Ｓｍがハイレベルになる判定タイミングでは、判定回路９０から通常時であるローレベルの判定信号Ｓｘが出力される。

また、負荷電流大の場合には、波形検出回路４０の検出信号Ｓｄは過渡期から定常期に移行するタイミングでローレベルとなる。しかし、センス電圧Ｖｓｅは、定常期に入っても負荷電流が大のため短絡電流レベルよりも大きくなる場合があり、これによってハイレベルの検出信号Ｓｓが出力される。したがって、ゲートモニタ出力Ｓｍがハイレベルになる判定タイミングでは、やはり判定回路９０から通常時であるローレベルの判定信号Ｓｘが出力される。

一方、短絡時の場合には、波形検出回路４０の検出信号Ｓｄは定常期に入っても低下しないためハイレベルとなる。また、センス電圧Ｖｓｅは、短絡電流が流れている状態では定常期に入ってもセンスしきい値電圧Ｖｔｈ３よりも大のためハイレベルの検出信号Ｓｓが出力される。したがって、この場合には、ゲートモニタ出力Ｓｍがハイレベルになる判定タイミングで、判定回路９０から短絡時であるハイレベルの判定信号Ｓｘが出力される。

このような第４実施形態によれば、第３実施形態の構成にセンスしきい値電圧Ｖｔｈ３によってセンス電圧Ｖｓｅを判定するコンパレータ９１を設けたので、負荷電流小のケースでも誤判定を発生させることを回避できるようになる。

（第５実施形態）
図１６および図１７は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態におけるような波形検出の処理をスイッチング毎に実施する場合に、センス電圧Ｖｓｅの波形が異なる場合に対応してピークホールド電圧Ｖｐｈをスイッチング毎にリセットできるようにしたものである。

図１６において、ゲート駆動装置１４０は、波形検出回路４０に代えて波形検出回路４０ａを備えている。波形検出回路４０ａは、比較回路６０および、ピークホールド回路５０に代わるピークホールド回路５０ａを備える。ピークホールド回路５０ａは、リセットスイッチ５４が追加された構成である。リセットスイッチ５４は、コンデンサ５３の両端子間を短絡可能に接続されている。また、リセットスイッチ５４は、制御回路２０からリセット信号Ｓｗが与えられるとオンしてコンデンサ５３の端子間を短絡状態として電荷の放電を実施する。

次に、上記構成の作用について説明する。図１７は各部の信号の変化状態を示している。この実施形態では、制御回路２０は、リセット信号Ｓｗにより、オンオフ指令によりオン指令の信号が与えられている期間中はリセットスイッチ５４をリセット解除すなわちオフ状態に保持し、オフ指令が与えられている期間中はリセットスイッチ５４をリセット状態すなわちオン状態に保持する。

これにより、時刻ｔ０のタイミングでオン指令が与えられると、リセットスイッチ５４は、リセット解除となり、ピークホールド回路５０ａでは、センス電圧Ｖｓｅのピークホールドを行い、コンデンサ５３にピークホールド電圧ＶＰが出力される。これにより、前述した波形検出の動作が行われる。

この後、時刻ｔ１でオン指令からオフ指令に切り替わると、制御回路２０は、リセットスイッチ５４にハイレベルのリセット信号Ｓｗを出力してリセット動作させ、コンデンサ５３の電荷を放電させ、ピークホールド電圧Ｖｐｈを０Ｖにする。オフ指令が与えられている期間中は、ピークホールド電圧Ｖｐｈが０Ｖに保持される。

時刻ｔ２で再びオン指令が当たられると、時刻ｔ３のオフ指令が与えられるまでの間、制御回路２０はローレベルのリセット信号Ｓｗによりリセット状態を解除する。以下、上述と同様にして、制御回路２０は、リセット信号Ｓｗにより、スイッチング毎にリセット解除を実施してセンス電圧Ｖｓｅが変動し、例えばピークホールド電圧がＶＰ１からΔＶＰだけ小さくなってＶＰ２に低下する場合でも、これに対応して波形検出回路４０ａによる検出動作が確実に実施できるようにしている。

このような第５実施形態によれば、ピークホールド回路５０ａにリセットスイッチ５４を設けて、スイッチング毎にピークホールド電圧Ｖｐｈをリセットさせるようにしたので、センス電圧Ｖｓｅのレベルがスイッチング毎に変動した場合でも、波形検出の動作を確実に実施できるようになる。

なお、上記実施形態では、リセットスイッチ５４のリセット動作は、制御回路２０にオフ指令が与えられている期間中行うようにしたが、上記実施形態の場合に加えて、ノイズなどによる悪影響が無い場合には、オフ指令が与えられた直後に短時間だけリセット動作させるようにしても良い。

（第６実施形態）
図１８および図１９は第６実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、図１８に示すように、ゲート駆動装置１５０は、波形検出回路４０ｂにおいて、比較回路６０ａとして、ヒステリシス電源６２に代えてヒステリシス電圧Ｖｈを変更設定することができる可変ヒステリシス電源６３を設ける構成としている。

これにより、図１９に示しているように、可変ヒステリシス電源６３によりヒステリシス電圧Ｖｈを変更設定することで、ピーク電圧ＶＰから減じるヒステリシス電圧Ｖｈに応じて例えば電圧Ｖｐｙｓ１あるいは電圧Ｖｐｙｓ２のように異なるレベルに設定することができる。

このようにヒステリシス幅を変更設定することで、システムで発生するノイズなどによる誤動作を回避でき、波形検出の動作において誤検出を無くすことができる。ヒステリシス電圧Ｖｈの調整は、人為的あるいは制御により行う構成とすることができる。

このような第６実施形態によれば、可変ヒステリシス電源６３を設けて、ヒステリシス電圧Ｖｈを調整可能な構成としたことで、システムで発生するノイズなどによる誤動作を回避して波形検出回路４０ａによる波形検出を確実に実施できるようになる。

（第７実施形態）
図２０および図２１は第７実施形態を示すもので、以下、第４実施形態と異なる部分について説明する。この実施形態では、図２０に示すゲート駆動装置１６０のように、第４実施形態で示した構成の２つの参照電源８２、９２を、参照電圧を変更設定できる可変参照電源８３、９３を設ける構成としている。

この実施形態では、使用するＩＧＢＴ１のようなパワー素子によって短絡時の飽和電流が異なることを想定し、システムによって負荷電流が異なることから通常のセンス電圧Ｖｓｅも異なることに対応するものである。すなわち、このように条件や状況によって異なる場合にも対応できるようにしきい値電圧Ｖｔｈ２やＶｔｈ３を可変参照電源８３、９３によって変更設定可能な構成としている。

これにより、図２１に示すように、モニタしきい値電圧Ｖｔｈ３を設定変更できるので、ＩＧＢＴ１の特性や使用形態に応じて適切なレベルに設定することができ、短絡検出を確実に実施することができるようになる。

（第８実施形態）
図２２および図２３は第８実施形態を示すもので、以下、第４実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置１７０として、図２２に示すように、波形検出回路４０の出力段にフィルタ４１を設け、判定回路９０ｂのコンパレータ８１および９１のそれぞれの出力段にもフィルタ８４および９５を設けている。

各フィルタ４１、８４、９５は、ノイズを除去するためのローパスフィルタの機能を持つもので、センス電圧Ｖｓｅやゲート電圧Ｖｇｅに重畳されるノイズを除去するものである。

これにより、例えば図２３に示すように、波形検出回路４０において、センス電圧Ｖｓｅが時刻ｔ２で定常期に移行し通常時であることを示すローレベルの検出信号Ｓｄが出力された後に、センス電圧Ｖｓｅにノイズが重畳した場合には、短絡時であると誤検出してしまう恐れがあった。

これに対して、この実施形態においては、時刻ｔ３でフィルタ前の検出信号Ｓｄにノイズに起因したハイレベルの信号が出力されていた場合でも、フィルタ４１を介して出力される検出信号Ｓｄではノイズによるハイレベルの信号部分が除去されるので、誤検出することなく検出動作が行われる。

（第９実施形態）
図２４は第９実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態においては、通常時か短絡時かの判定をするものとして示しているが、この他に、ＩＧＢＴ１の動作としてオン駆動後に過電流が流れる状態があり、判定回路３０により過電流時を判定するようにしたものである。

図２４では、時刻ｔ３以後の通常時を判定した後の、時刻ｔｘにＩＧＢＴ１に過電流が流れ、センス電圧Ｖｓｅが上昇していく状態を示している。この場合においても、判定回路３０により、センス電圧Ｖｓｅが参照電圧Ｖｈｙｓを超える時刻ｔ４でハイレベルの判定信号Ｓｘを出力させる。これにより、ＩＧＢＴ１の過電流時であることを判定することができるようになる。

（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

上記各実施形態では、パワー素子としてＩＧＢＴを用いた場合で説明したが、このようにセンス電圧Ｖｓｅが持ち上がる現象は、線形領域と飽和領域との動作の違いにより発生するものであるので、ＩＧＢＴ以外に一般的なＭＯＳトランジスタやＳｉＣＭＯＳトランジスタなどのパワー系のゲート駆動型の半導体スイッチング素子のいずれにおいても適用することができる。
上記各実施形態は、第１実施形態および第４実施形態を基本とし、その応用として示しているが、その他の実施形態において組み合わせた構成とした複合的な構成を採用することもできる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はＩＧＢＴ（ゲート駆動型の半導体スイッチング素子）、１０、１１０、１２０、１３０、１４０、１５０、１６０、１７０はゲート駆動装置、２０は制御回路、３０は判定回路、３１はコンパレータ、３３は遅延回路、３４はアンド回路、４０、４０ａ、４０ｂは波形検出回路、４１はフィルタ、５０、５０ａはピークホールド回路、５１はオペアンプ、５３はコンデンサ、６０、６０ａは比較回路、６１はコンパレータ、６２はヒステリシス電源、６３は可変ヒステリシス電源、７０は判定回路、７１は遅延回路、８０は判定回路、８１はコンパレータ（ゲートモニタ回路）、９０は判定回路、９１はコンパレータ、９３はアンド回路である。

Claims (9)

1. 電流センス端子を備えたゲート駆動形の半導体スイッチング素子の駆動制御を行うゲート駆動装置であって、
   前記電流センス端子からのセンス電流の検出信号を取り込み、前記検出信号に基づいて、前記センス電流が、前記半導体スイッチング素子が線形領域で動作する定常期の電流よりも上昇した後に前記定常期の電流まで低下する現象である過渡センス電流の有無を検出する波形検出回路（４０）と、
   前記波形検出回路による検出結果を所定タイミングで判定して短絡の有無を判定する判定回路（３０）と、
   前記半導体スイッチング素子のオンオフ駆動を制御し、前記半導体スイッチング素子をオン駆動した後、前記判定回路により短絡有りが判定されたことに基づいて遮断する制御回路（２０）とを備えたゲート駆動装置。
2. 前記波形検出回路は、
   前記センス電流の検出信号のピーク値を保持するピークホールド回路（５０）と、
   前記センス電流の検出信号のレベルと前記ピークホールド回路の出力を所定量だけ低下させたレベルとを比較して前記短絡の有無を判定する比較回路（６０）と
   を有する請求項１に記載のゲート駆動装置。
3. 前記ピークホールド回路は、前記半導体スイッチング素子がオフすると前記ピーク値の保持をリセットするリセットスイッチを備える請求項２に記載のゲート駆動装置。
4. 前記比較回路は、前記ピークホールド回路の出力を小さく設定する所定量を調整可能に構成される請求項２または３に記載のゲート駆動装置。
5. 前記判定回路は、前記短絡の有無の判定を、前記半導体スイッチング素子のオン駆動の時点から所定時間が経過したタイミングで実施する請求項１から４のいずれか一項に記載のゲート駆動装置。
6. 前記判定回路は、前記半導体スイッチング素子のゲート電圧をモニタし、所定の電圧に達したことを検出するゲートモニタ回路（８１）を備え、
   前記短絡の有無の判定を、前記ゲートモニタ回路の検出タイミングで実施する請求項１から４のいずれか一項に記載のゲート駆動装置。
7. 前記判定回路は、前記センス電流の検出信号が短絡レベルに相当するセンスしきい値に達したことを検出する機能をさらに備え、
   前記判定回路は、前記判定を、前記波形検出回路および前記センスしきい値検出回路の双方から短絡が検出されたときに前記短絡の有無を判定する請求項１から６のいずれか一項に記載のゲート駆動装置。
8. 前記ゲートしきい値および前記センス電流しきい値の少なくとも一方が調整可能に設けられる請求項６または７に記載のゲート駆動装置。
9. 前記判定回路は、前記半導体スイッチング素子のオン期間中の前記センス電流の変化から過電流の有無を判定する請求項１から８のいずれか一項に記載のゲート駆動装置。

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