JP7561560B2 - 半導体装置、および半導体装置の製造方法 - Google Patents

半導体装置、および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置、および半導体装置の製造方法に関する。
半導体装置において用いられる技術のひとつに、ヒューズ素子に関する技術がある。半導体装置におけるヒューズ素子とは、半導体装置内に設けられた所定の方法で切断が可能な素子であり、切断することによって回路の調整（トリミング）を行うことができる素子である。本発明は、半導体装置におけるヒューズ素子、とりわけ高耐圧ヒューズ素子に関する。
図８に一般的なヒューズの例を示す。図８（ａ）はレーザヒューズを示しており、図８（ａ）＜１＞はレーザヒューズの平面図、図８（ａ）＜２＞は断面図を各々表している。
図８（ａ）に示すレーザヒューズは、両端が回路素子等に接続されたＡｌ(アルミニウム）配線１００を含み、切断領域ＣＡにおいて、Ａｌ配線１００をレーザで切断することにより目的とするトリミングを行う。
また、図８（ｂ）は別の例であるＺＡＰヒューズを示している。ＺＡＰヒューズは、図８（ｂ）に示すように、Ｎ＋不純物領域１０１、Ｐ＋不純物領域１０２、および重畳領域１０３を備えている。Ｎ＋不純物領域１０１はＮ型不純物が相対的に高濃度に添加された領域であり、Ｐ＋不純物領域はＰ型不純物が相対的に高濃度に添加された領域であり、重畳領域１０３はＮ＋不純物領域１０１とＰ＋不純物領域とが重なった領域である。ＺＡＰヒューズは、Ｎ＋不純物領域１０１とＰ＋不純物領域１０２との間に順方向に電圧を印加し、過電流を流すことによって接合を破壊しトリミングを行う。
ここで、ヒューズによるトリミングは製造工程の一環として行われる場合のみならず、製造工程終了後パッケージ等に実装された状態（組立後の状態）で行われる場合もある。
従って、両方の状態でトリミングができると至便である。この点上記のレーザヒューズは、製造工程終了後にレーザでＡｌ配線１００を切断するため組立後にトリミングをすることができない。一方、ＺＡＰヒューズは、パッケージの端子を介して重畳領域１０３に過電流を流して切断を行うことにより、組立後にトリミングが可能である。しかしながら、Ｎ＋不純物領域１０１、Ｐ＋不純物領域１０２による高濃度の接合を使用しているため、高電圧が印加される箇所のトリミングができないという欠点がある。
また、半導体装置の製造方法においては、ヒューズ素子は付加的な素子であることから極力専用の工程を減らし、さらに半導体装置の主要な回路素子の製造プロセスと兼用化が図られていると製造プロセスが簡略化され、コスト面からも好ましい。
本発明は、上記の事情を踏まえ、組立後にトリミング可能で製造が簡易な高耐圧のヒューズ素子を含む半導体装置、および半導体装置の製造方法を提供することを目的とする。
上記課題を解決するため、本発明に係る半導体装置は、半導体基板に形成された第１の極性の第１のウェルと、前記第１のウェル内に予め定められた間隔を隔てて形成された第２の極性のソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域を囲んで形成された第１の極性の不純物領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１のゲート酸化膜と、前記第１のゲート酸化膜上に形成された第２のゲート酸化膜と、前記第２のゲート酸化膜上に形成されたゲート電極と、前記第１のゲート酸化膜の下部に形成された第１の極性の不純物層と、を含む。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、同一の半導体基板上にヒューズとして機能する第１の素子およびトランジスタとして機能する第２の素子を形成する半導体装置の製造方法であって、前記半導体基板に第１の極性のウェルを形成し、前記ウェル内に予め定められた間隔を隔てて第２の極性のソース領域およびドレイン領域を形成し、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に第１のゲート酸化膜を形成し、前記第１のゲート酸化膜上に第２のゲート酸化膜を形成することにより前記第２の素子を形成し、さらに、前記第１のゲート酸化膜の下部に第１の極性の不純物層を形成することにより前記第１の素子を形成する。
本発明によれば、組立後にトリミング可能で製造が簡易な高耐圧のヒューズ素子を含む半導体装置、および半導体装置の製造方法を提供することが可能となる、という効果を奏する。
第１の実施の形態に係る半導体装置の構成の一例を示す、（ａ）は平面図、（ｂ）は断面図である。 第１の実施の形態に係る高電圧ＭＯＳトランジスタの構成の一例を示す断面図である。 第１の実施の形態に係る半導体装置の、（ａ）は書き込み動作を説明する断面図、（ｂ）は書き込み前後のドレイン電流特性を示すグラフである。 第１の実施の形態に係る半導体装置の書き込み時の電界分布を示す、（ａ）は断面図、（ｂ）はシミュレーション結果である。 （ａ）から（ｃ）は、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。 第２の実施の形態に係る高電圧ＭＯＳトランジスタの構成の一例を示す断面図である。 第３の実施の形態に係る半導体装置の構成の一例を示す、（ａ）は平面図、（ｂ）はＹ－Ｙ’断面図、（ｃ）はＺ－Ｚ’断面図である。 （ａ）はレーザヒューズを示す平面図および断面図、（ｂ）はＺＡＰヒューズを示す平面図である。
以下、図面を参照し、本発明の実施の形態について詳細に説明する。以下の説明では、本発明に係る半導体装置を、高電圧ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、「ＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ）トランジスタ」）と共通の構成を備え、ＨＶトランジスタの製造プロセスと大部分が共通する製造プロセスで製造することができるヒューズに適用した形態を例示して説明する。
［第１の実施の形態］
図１から図５を参照して、本実施の形態に係る半導体装置１０について説明する。図１（ａ）は半導体装置１０の平面図を、図１（ｂ）は、図１（ａ）におけるＸ－Ｘ’線に沿った断面図を各々示している。図１（ｂ）に示すように、半導体装置１０は、図示を省略する半導体基板内に形成されたＰウェル（Ｐ型不純物が添加されたウェル領域）２０、Ｐ＋不純物領域１１、Ｎ－不純物領域１２、Ｎ＋不純物領域１３、第１ゲート酸化膜１４、第２ゲート酸化膜１５、ゲート電極１６、電子引上層１８－２、およびトレンチ１９を含んでいる。電子引上層１８－２以外の構成はＨＶトランジスタ（図２参照）と共通であり、換言すれば、半導体装置１０は、ＨＶトランジスタに電子引上層１８－２を付加した構成となっている。従って、本実施の形態では、製造プロセスの簡単な変更によって、ヒューズとＨＶトランジスタを作り分けることができる。
Ｎ－不純物領域１２は、Ｐウェル２０内に形成されたＮウェルである。Ｎ＋不純物領域１３はＮ－不純物領域１２内に形成され、トレンチ１９に挟まれている。Ｎ＋不純物領域１３は、ソース領域、およびドレイン領域の機能を有する。半導体装置１０ではゲート酸化膜が第１ゲート酸化膜１４および第２ゲート酸化膜１５の２層構造となっている。第１ゲート酸化膜１４は一例として厚さ１０ｎｍから５０ｎｍの熱酸化膜とされ、第２酸化膜１５は一例として厚さ１５０ｎｍから２５０ｎｍのＬＰ－ＴＥＯＳによる膜（以下、「ＴＥＯＳ膜」）とされている。ここで、ＬＰ－ＴＥＯＳとは、ＴＥＯＳを用いたＬｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成された酸化膜をいう。電子引上層１８－２はヒューズとしての半導体装置１０に固有の層であり、Ｐ型不純物が比較的高濃度で添加された領域である。電子引上層１８－２の不純物濃度は、例えば、Ｐウェル２０の不純物濃度、およびＰ＋不純物領域１１の不純物濃度より高くする。本実施の形態に係る半導体装置１０では、トレンチ１９をＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）としているが、これに限られない。
図１（ａ）を参照して、Ｐ＋不純物領域１１は、半導体装置１０の外周を取り囲んで形成されている。ゲート電極１６の下部に位置して、活性領域１７（アクティブ領域）が形成されている。電子引上層１８－１、１８－２が各々活性領域１７と一部重なるように配置されている。なお、図１（ａ）ではトレンチ１９の図示を省略している。
図２は、本実施の形態に係るＨＶトランジスタとしての半導体装置５０を示している。
上述したように、半導体装置５０は、半導体装置１０から電子引上層１８－１、１８－２（以下、総称する場合は「電子引上層１８」）を除いた構成となっている。なお、「電子引上層１８」は、本発明に係る「不純物層」の一例である。
次に図３および図４を参照して、本実施の形態に係る電子引上層１８－１、１８－２の作用について説明する。半導体装置１０ではトリミング（切断、以下「書き込み」という場合がある）を行う場合に、図３（ａ）に示すようにバイアス電圧を印加する。すなわち、Ｐ＋不純物領域１１にバイアス電圧ＢＶ１、Ｎ＋不純物領域１３にバイアス電圧ＢＶ２、ゲート電極１６にバイアス電圧ＢＶ３を印加する。バイアス電圧ＢＶ１、ＢＶ２、ＢＶ３（以下、総称する場合は「バイアス電圧ＢＶ」）の組み合わせ（ＢＶ１，ＢＶ２、ＢＶ３）は、例えば以下のように設定する。すなわち、
（ＢＶ１，ＢＶ２、ＢＶ３）＝（－７０Ｖ～－１００Ｖ、０Ｖ、０Ｖ）
または、
（ＢＶ１，ＢＶ２、ＢＶ３）＝（０Ｖ、７０Ｖ～８０Ｖ、７０Ｖ～８０Ｖ）
のように設定する。ただし、バイアス電圧ＢＶの組み合わせはこれに限られず、要は、Ｐ＋不純物領域１１と、Ｎ＋不純物領域１３およびゲート電極１６との間に所定の電位差が印加されるように設定すればよい。
半導体装置１０に対して上記のようにバイアス電圧ＢＶを印加すると、Ｐウェル２０内で電子が発生し、電子引上層１８（図３（ａ）では電子引上層１８－２が見えている）による高電界に引き寄せられ、ゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）、特に、第１ゲート酸化膜１４と第２ゲート酸化膜１５の界面に蓄積される。すなわち、半導体装置１０では、書き込み処理を行うことによって、主として第１ゲート酸化膜１４と第２ゲート酸化膜１５の界面に電子が蓄積される。さらにこの電子はバイアス電圧ＢＶを切っても保持される。
図３（ｂ）は、書き込み前後のゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）特性を示している。図３（ｂ）に示すように、ＨＶトランジスタとしての半導体装置１０の特性は、書き込み前はＶｇ＝０Ｖでオンとなり、書き込み後はＶｇ＝０Ｖでオフになる特性を示す。半導体装置１０は、Ｖｇ＝０Ｖを境界とする（以下、「境界電圧」という場合がある）この特性、すなわち、書き込みを行う前には導通していた（ショートしていた）ＨＶトランジスタが書き込みを行うことによって遮断される（オープンとされる）という特性を利用し、書き込み処理をおこなうことによりトリミングを行う。むろん、ここで例示したバイアス電圧ＢＶ、境界電圧は一例であり、ＨＶトランジスタの特性等に応じて適切な値を設定してよい。
図４を参照して、電子引上層１８の作用についてより詳細に説明する。半導体装置１０では、上記バイアス処理によって、ゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）の方向に食い込むように電界が発生する。電子引上層１８はこの領域の電界をさらに強くする作用を有する。図４（ｂ）は、半導体装置１０における電界分布のシミュレーション結果を示しており、２つのＮ－不純物領域１２の間の等電位線を示している。
図４（ｂ）に示すように、２つのＮ－不純物領域１２の間の等電位線は凸状の形状を示し、紙面上にいくほど電位が高くなっている。図４（ａ）は、図４（ｂ）に示すシミュレーション結果を概念的に示した図であり、２つのＮ－不純物領域１２の間の電界Ｅがゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）に向かって食い込むように発生し、ゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）に近づくほど電位が高くなっている。すなわち、電界Ｅは紙面上から下に向かう方向に発生し、この電界Ｅが電子引上層１８でさらに強化され、強化された電界Ｅによって電子がゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）に引き上げられる。
ここで、図１（ａ）を参照し、電子引上層１８の位置について説明する。電子引上層１８が上述した作用を発揮するためには、電子引上層１８と、活性領域１７およびＮ－不純物領域１２との相対的な位置関係を適切に設定する必要がある。このことは、電子引上層１８－１についても、１８－２についても同様であるので、以下電子引上層１８－２を例示して説明する。まず、電子引上層１８－２と活性領域１７との重なり長ｄ１は、０．２μｍから１μｍとするのが好ましい。電子引上層１８－２と活性領域１７との重なる面積の割合が大きいと耐圧に影響し、重なる面積の割合が小さいとトリミング後の電気特性に影響がでるためである。また、電子引上層１８－２とＮ－不純物領域との距離ｄ２は２μｍから４μｍとするのが好ましい。さらに、第１ゲート酸化膜１４が厚くなるほど書き込み（トリミング）特性が悪くなる傾向がある。
以上のように、本実施の形態に係る半導体装置１０は、基本的に高電圧ＭＯＳトランジスタの構造となっているため、ドレインに高電圧をかけることが可能である。すなわち半導体装置１０によれば、高電圧の半導体装置にヒューズ機能を組み込むことが可能である。二重のゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）と、活性領域１７の端部に一部重なるように配置された電子引上層１８と、によって書き込みを行うため、電気的にトリミングが可能である。このため組立後のトリミングが可能となっている。
また、高電圧ＭＯＳトランジスタに電子引上層１８を付加するだけで製造が可能なので、ヒューズを含む半導体装置の製造が簡略化される。
次に図５を参照して、半導体装置１０の製造方法について説明する。上述したように、本実施の形態に係る半導体装置１０は、ＨＶトランジスタ（半導体装置５０）と同一基板上に混載して形成することにより様々な回路機能を実現することができる。以下、このようなＨＶトランジスタと高耐圧ヒューズを混載した半導体装置の製造方法を例示して説明する。図５では、ヒューズ６０（半導体装置１０）、Ｎ型ＭＯＳトランジスタ６１（ＨＶトランジスタ、半導体装置５０）、Ｐ型ＭＯＳトランジスタ６２（ＨＶトランジスタ）の製造を例示して説明する。
図５（ａ）に示すように、フォトリソグラフィ、イオン注入等を用いて半導体基板（図示省略）にＰ型不純物を導入してＰウェル２０を形成し、Ｎ型不純物を導入してＮウェル２１を形成する。その後、フォトリソグラフィを用いて、Ｎ－不純物領域１２、Ｐ－不純物領域２２を形成する。その後熱処理を行って不純物の拡散を行うとともに、熱処理で形成された酸化膜を除去する。
その後図５（ｂ）に示すように、フォトリソグラフィ、エッチングを用いてトレンチ１９を形成する。その後、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）－ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によってトレンチ１９を絶縁物で充填し、その後ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって絶縁物を研削し平坦化する。その後、Ｐ型不純物を高濃度に導入して電子引上層１８を形成する。
その後図５（ｃ）に示すように、フォトリソグラフィ、エッチングを用いて第１ゲート酸化膜１４、第２ゲート酸化膜１５を形成する。その後、例えばＣＶＤによりポリシリコンを成膜し、フォトリソグラフィ、エッチングによりゲート電極１６を形成する。その後フォトグラフィ、およびイオン注入等を用いて、ソース、ドレインとなるＮ＋不純物領域（Ｎ型ＭＯＳトランジスタ６１の場合、図示省略）、Ｐ＋不純物領域（Ｐ型ＭＯＳトランジスタ６２の場合、図示省略）を形成する。
［第２の実施の形態］
図６を参照して、本実施の形態に係る半導体装置について説明する。本実施の形態はヒューズとＨＶトランジスタとを混載した半導体装置において、ＨＶトランジスタとしての半導体装置５０をＨＶトランジスタとしての半導体装置５０Ａに置き換えた形態である。
従って、組み合わせるヒューズは半導体装置１０と同じなので図示を省略する。
図６に示すように、半導体装置５０Ａは、図２に示す半導体装置５０における第２ゲート酸化膜１５を削除し、ゲート酸化膜を第１ゲート酸化膜１４の単層にした形態である。
半導体装置１０では電子蓄積のためにＴＥＯＳ膜である第２ゲート酸化膜１５を設けていた。製造プロセスの共用化の観点からは半導体装置５０Ａにおいても第２ゲート酸化膜１５を備えていた方が好都合であるが、ＨＶトランジスタにおいては電子の蓄積は不要であり、電子が蓄積されることによってむしろＨＶトランジスタとしての信頼性が低下する場合がある。そこで、本実施の形態では電子を蓄積させるための構成である第２ゲート酸化膜１５を削除することとした。
半導体装置５０Ａを含む半導体装置の製造プロセスにおいては、半導体装置１０の形成完了後、半導体装置５０Ａに形成されたゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）を一旦削除し、新たに第１ゲート酸化膜１４を形成する。従って製造プロセス的には工程数が増えるが、ＨＶトランジスタとしての半導体装置５０Ａの信頼性をより向上させることができる。
［第３の実施の形態］
図７を参照して。本実施の形態に係る半導体装置１０Ａについて説明する。半導体装置１０Ａは、半導体装置１０に対して二重のゲート酸化膜（第１ゲート酸化膜１４、第２ゲート酸化膜１５）の配置位置を限定した形態である。図７（ａ）は半導体装置１０Ａの平面図、図７（ｂ）は図７（ａ）に示すＹ－Ｙ’線に沿って切断した断面図、図７（ｃ）は図７（ａ）に示すＺ－Ｚ’線に沿って切断した断面図である。
図７（ｂ）に示すように、半導体装置１０ＡのＹ－Ｙ’で切断した断面は、図１（ｂ）に示す半導体装置１０の断面と変わらない。しかしながら、図７（ｃ）に示すように、Ｚ－Ｚ’線で切断した断面は半導体装置１０の断面と異なっている。すなわち、図７（ｃ）に示すように。半導体装置１０Ａでは、ゲート酸化膜が、ゲート電極１６の下部の両端に配置された第１ゲート酸化膜１４と第２ゲート酸化膜１５の二重構造のゲート酸化膜と、中央に配置された第１ゲート酸化膜１４の単層のゲート酸化膜とを備えている。そして、二重構造のゲート酸化膜は電子引上層１８－１、１８－２の上部に配置されている。
本実施の形態に係る半導体装置１０Ａは、電子引上層１８の直上部のみに二重ゲート酸化膜を配置した。このことにより、半導体装置１０と比較してより効率的に書き込みを行うことができるので、トリミング速度をより向上させる（速くする）ことができる。製造プロセス的には、上記半導体装置５０Ａと同様にゲート酸化膜の再形成という製造プロセスの追加がある。しかしながら、電子蓄積のための二重ゲート酸化膜を配置する領域が半導体装置１０よりも限定されているため、ＨＶトランジスタをヒューズとしての半導体装置１０Ａと同様の構成で製造しても、信頼性の低下は抑制される。
なお、上記各実施の形態では、ヒューズとしての半導体装置をＮ型ＭＯＳトランジスタを用いて形成する形態を例示して説明したが、Ｐ型ＭＯＳトランジスタを用いた形態としてもよい。この場合、二重のゲート酸化膜にホールを蓄積するので、電子引上層はホールを引き上げるホール引上層になる。この意味で電子引上層は一般的にはキャリア引上層と考えることができる。
１０、１０Ａ 半導体装置
１１ Ｐ＋不純物領域
１２ Ｎ－不純物領域
１３ Ｎ＋不純物領域
１４ 第１ゲート酸化膜
１５ 第２ゲート酸化膜
１６ ゲート電極
１７ 活性領域
１８、１８－１、１８－２ 電子引上層
１９ トレンチ
２０ Ｐウェル
２１ Ｎウェル
２２ Ｐ－不純物領域
５０、５０Ａ 半導体装置
６０ ヒューズ
６１ Ｎ型ＭＯＳトランジスタ
６２ Ｐ型ＭＯＳトランジスタ
１００ Ａｌ配線
１０１ Ｎ＋不純物領域
１０２ Ｐ＋不純物領域
１０３ 重畳領域
ＢＶ１、ＢＶ２、ＢＶ３ バイアス電圧
ＣＡ 切断領域
ｄ１ 重なり長
ｄ２ 距離、Ｅ 電界

Claims (7)

  1. 半導体基板に形成されたＰ型の第１のウェルと、
    前記第１のウェル内に予め定められた間隔を隔てて形成されたＮ型のソース領域およびドレイン領域と、
    前記ソース領域および前記ドレイン領域を囲んで形成されたＰ型の不純物領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１のゲート酸化膜と、
    前記第１のゲート酸化膜上に形成された第２のゲート酸化膜と、
    前記第２のゲート酸化膜上に形成されたゲート電極と、
    前記第１のゲート酸化膜の下部に形成され、ヒューズとして機能するＰ型の不純物層と、
    を含む半導体装置。
  2. 前記不純物層の不純物濃度が、前記第１のウェルの不純物濃度および前記不純物領域の不純物濃度より高い 請求項１に記載の半導体装置。
  3. 前記不純物領域と、前記ソース領域、前記ドレイン領域、および前記ゲート電極と、の間に逆バイアスを印加することによって前記第１のウェル内にキャリアを発生させ、発生したキャリアを前記第１のゲート酸化膜と前記第２のゲート酸化膜との界面に蓄積させる 請求項１または請求項２に記載の半導体装置。
  4. 前記第１のゲート酸化膜と前記第２のゲート酸化膜との間に蓄積されたキャリアによって変化する前記半導体装置の特性を用いて、前記不純物層をヒューズとして機能させる 請求項３に記載の半導体装置。
  5. 前記ソース領域および前記ドレイン領域の各々の周囲の前記第１のウェル内に形成された２つの第２の導電型の第２のウェルをさらに含み、
    前記不純物層は、前記第２のウェルの間で、前記第１のゲート酸化膜の下部の前記半導体基板に形成された活性領域と一部重なるように２個配置された
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記ゲート電極下の領域において、前記第１のゲート酸化膜および前記第２のゲート酸化膜が前記不純物層の上部にのみ形成され、残余の領域には第１のゲート酸化膜のみが形成されている
    請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 同一の半導体基板上にヒューズとして機能する第１の素子およびトランジスタとして機能する第２の素子を形成する半導体装置の製造方法であって、
    前記半導体基板にＰ型のウェルを形成し、
    前記ウェル内に予め定められた間隔を隔ててＮ型のソース領域およびドレイン領域を形成し、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上に第１のゲート酸化膜を形成し、
    前記第１のゲート酸化膜上に第２のゲート酸化膜を形成することにより前記第２の素子を形成し、
    さらに、前記第１のゲート酸化膜の下部にヒューズとして機能するＰ型の不純物層を形成することにより前記第１の素子を形成する
    半導体装置の製造方法。
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