JP7545584B2 - Power- and area-efficient digital-to-time converter with improved stability - Patents.com - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 170
- 230000004044 response Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 description 27
- 230000008569 process Effects 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
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Description
[0001] 本願は、2020年12月3日出願の米国特許出願第17/111,208号、および2021年9月28日出願の米国特許出願第17/449,250号の優先権および利益を主張するものであり、該出願の全体は、参照により本明細書に組み込まれる。 [0001] This application claims priority to and the benefit of U.S. Patent Application No. 17/111,208, filed December 3, 2020, and U.S. Patent Application No. 17/449,250, filed September 28, 2021, the entireties of which are incorporated herein by reference.
[0002] 本願は、デジタル-時間変換器(digital-to-time converters)に関し、より具体的には、プロセス、電圧、および温度のばらつきに対してロバストである電力効率および面積効率(area-efficient)の良いデジタル-時間変換器に関する。 [0002] This application relates to digital-to-time converters, and more particularly to power- and area-efficient digital-to-time converters that are robust to process, voltage, and temperature variations.
[0003] フラクショナルN型位相ロックループ(PLL)は、周波数合成器のため、および固定周波数またはスペクトル拡散を使用する低ジッタクロック用途のための重要なビルディングブロックである。低電力を達成しながら位相雑音およびフラクショナルスパーに対する性能の改善を提供するために、フラクショナルN型PLLにおいてデジタル-時間変換器(DTC)が使用される。DTCは、デジタルコードまたはワードを時間遅延に変換し、PLLにおいて高分解能を有する真の分数分周器として機能する。DTCはまた、サンプリングオシロスコープ、ダイレクトデジタル周波数合成(DDFS)、ポーラー送信機、レーダー、フェーズドアレイシステム、およびタイムインターリーブADCタイミング較正を含む、他の用途に好適な基本的なビルディングブロックである。 [0003] Fractional-N phase-locked loops (PLLs) are important building blocks for frequency synthesizers and for low jitter clock applications using fixed frequency or spread spectrum. Digital-to-time converters (DTCs) are used in fractional-N PLLs to provide performance improvements over phase noise and fractional spurs while achieving low power. The DTC converts a digital code or word into a time delay and functions as a true fractional divider with high resolution in the PLL. The DTC is also a fundamental building block suitable for other applications including sampling oscilloscopes, direct digital frequency synthesis (DDFS), polar transmitters, radar, phased array systems, and time-interleaved ADC timing calibration.
[0004] DTCを形成するために相補型金属酸化膜半導体(CMOS)遅延セルを使用することが知られている。しかしながら、CMOS遅延セルは、プロセス、電圧、および温度(PVT)ばらつきに敏感である。したがって、キャパシタ充電回路を有するDTCを実装することによって、改善された電源ノイズロバストネスを得ることができる。キャパシタ充電回路は、DTCによって時間遅延に変換されているデジタルワードにしたがってキャパシタを充電する。抵抗DAC(R-DAC)などのデジタル-アナログ変換器(DAC)が、デジタルワードを充電キャパシタのための初期電圧(Vinit)に変換する。次いで、Vinitに充電された充電キャパシタは、充電キャパシタ電圧が閾値電圧(Vtrip)に達するまで、定電流でさらに充電される。時間遅延は、Vinitに充電された充電キャパシタをVinitからVtripに充電することによる遅延に等しい。しかしながら、DACは電力および半導体ダイ面積(die area)を消費する。さらに、DTCは、プロセス、電圧、および温度のばらつきの影響を受ける恐れがある。 [0004] It is known to use complementary metal oxide semiconductor (CMOS) delay cells to form a DTC. However, CMOS delay cells are sensitive to process, voltage, and temperature (PVT) variations. Therefore, improved power supply noise robustness can be obtained by implementing a DTC with a capacitor charging circuit. The capacitor charging circuit charges a capacitor according to a digital word that is being converted to a time delay by the DTC. A digital-to-analog converter (DAC), such as a resistive DAC (R-DAC), converts the digital word to an initial voltage (Vinit) for the charging capacitor. The charging capacitor charged to Vinit is then further charged with a constant current until the charging capacitor voltage reaches a threshold voltage (Vtrip). The time delay is equal to the delay due to charging the charging capacitor charged to Vinit from Vinit to Vtrip. However, the DAC consumes power and semiconductor die area. Furthermore, the DTC may be sensitive to process, voltage, and temperature variations.
[0005] 共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、共通端子を介して複数のキャパシタを充電電流で充電するように構成された第1の電流源と、共通端子に結合された第1の入力端子を有する比較器とを含む回路が提供される。 [0005] A circuit is provided that includes a capacitive digital-to-analog converter including a common terminal and a plurality of capacitors, a first current source configured to charge the plurality of capacitors with a charging current via the common terminal, and a comparator having a first input terminal coupled to the common terminal.
[0006] さらに、デジタル-時間変換器のための方法が提供され、本方法は、充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル-アナログ変換器内のキャパシタのアレイを充電することと、共通端子のための増加電圧を形成するために、タイミング信号に応答して、共通端子を介して充電されたキャパシタのアレイを充電電流でさらに充電することと、増加電圧がトリップ電圧に等しくなったときにその旨を決定することとを含む。 [0006] Further provided is a method for a digital-to-time converter, the method including charging an array of capacitors in a capacitive digital-to-analog converter in response to a digital code to form an array of charged capacitors, further charging the array of charged capacitors with a charging current via a common terminal in response to a timing signal to form an increased voltage for the common terminal, and determining when the increased voltage equals a trip voltage.
[0007] さらに、基準電圧を第1の電流に変換するように構成された電圧-電流スイッチトキャパシタ変換器(voltage-to-current switched capacitor converter)と、充電キャパシタと、充電キャパシタを充電するための充電電流になるように第1の電流をミラーリングするように構成された電流ミラーと、充電キャパシタに結合された第1の入力と、トリップ電圧を受け取るように構成された第2の入力とを有する比較器とを含む回路が提供される。 [0007] Further provided is a circuit including a voltage-to-current switched capacitor converter configured to convert a reference voltage to a first current, a charging capacitor, a current mirror configured to mirror the first current to become a charging current for charging the charging capacitor, and a comparator having a first input coupled to the charging capacitor and a second input configured to receive a trip voltage.
[0008] 最後に、共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、共通端子を介して伝導される放電電流で複数のキャパシタを放電させるように構成された第1の電流源と、共通端子に結合された第1の入力端子を有する比較器とを含む回路が提供される。 [0008] Finally, a circuit is provided that includes a capacitive digital-to-analog converter including a common terminal and a plurality of capacitors, a first current source configured to discharge the plurality of capacitors with a discharge current conducted through the common terminal, and a comparator having a first input terminal coupled to the common terminal.
[0009] これらの特徴および他の有利な特徴について、以下の詳細な説明を通してより理解することができる。 [0009] These and other advantageous features can be better understood through the detailed description that follows.
[0018] 本開示の実装形態およびそれらの利点は、以下に続く詳細な説明を参照することによって最良に理解される。図の1つまたは複数に例示されている同様の要素を特定するために同様の参照番号を使用していることを認識されたい。 [0018] Implementations of the present disclosure and their advantages are best understood by reference to the detailed description that follows. It should be appreciated that like reference numerals are used to identify like elements illustrated in one or more of the figures.
[0019] キャパシタDAC(CDAC)が充電キャパシタのためのデジタル制御電圧発生器として機能するとともに充電キャパシタ自体としても機能するデジタル-時間変換器(DTC)が開示される。従来の充電キャパシタDTCアーキテクチャと比較して、結果として得られるDTCは、改善された電力効率を有し、減少した半導体ダイ面積を占有する。デジタル-時間変換器の実装による面積の減少に起因して、より多くの回路を同じダイ空間に集積することができるので、このダイ空間の減少により密度が改善される。プロセス、電圧、および温度のばらつきに対する安定性を改善するために、充電キャパシタへの充電電流を発生させるためのスイッチトキャパシタ電圧-電流変換器も開示される。 [0019] A digital-to-time converter (DTC) is disclosed in which a capacitor DAC (CDAC) functions as both a digitally controlled voltage generator for a charging capacitor and as the charging capacitor itself. Compared to conventional charging capacitor DTC architectures, the resulting DTC has improved power efficiency and occupies reduced semiconductor die area. This reduction in die space improves density because more circuitry can be integrated in the same die space due to the reduced area from the implementation of the digital-to-time converter. A switched capacitor voltage-to-current converter is also disclosed for generating a charging current to the charging capacitor for improved stability over process, voltage, and temperature variations.
[0020] 例示的なDTC100が図1に示される。CDAC105は、デジタルDTCコード(dtc_code)に応答して初期電圧Vinitに充電される共通端子145を共有するキャパシタのアレイを含む。本明細書でさらに説明するように、CDAC105は、VinitがDAC基準電圧(Vref_dac)の分数となるように機能する。異なる分数の数は、CDAC105の分解能およびその符号化に依存する。例えば、3ビット2進符号化実装では、CDAC105は、DTCコードdtc_codeを、Vinitのための8つの可能な設定、すなわち、0V、1/8 Vref_dac、1/4 Vref_dac、3/8 Vref_dac、1/2 Vref_dac、5/8 Vref_dac、3/4 Vref_dac、および7/8 Vref_dacのうちの1つに変換することができる。
[0020] An
[0021] CDAC105内の複数のキャパシタは、Vinitに充電された後、共通端子145に対してすべて並列に接続されるので、単一の充電キャパシタとして機能する。CDAC105内のキャパシタがVinitに充電されたら、入力クロック信号(clk_in)などのタイミング信号のエッジ(立ち上がりエッジまたは立ち下がりエッジであり得る)が、スイッチS1を閉じるようにトリガし、その結果、電流ミラー110などの電流源が、一定の充電電流Ichgでキャパシタの充電を開始する。
比較器115は、CDAC105内の共通端子電圧を閾値電圧Vtripと比較するように機能する。比較器115からの出力信号は、インバータ120によって反転されてDTC100の出力クロック信号(clk_dtc_out)を形成し得、この出力クロック信号は、時間遅延の終わりに電源電圧にアサートされる。したがって、DTC100からの時間遅延は、入力クロックエッジのトリガエッジと出力クロック信号のアサートとの間の遅延に等しい。代替の実装形態では、比較器115は、出力クロック信号が時間遅延の終わりに立ち下がりエッジを有する(グラウンドに放電する)ように構成され得る。
[0021] After the multiple capacitors in
[0022] CDAC105内のキャパシタを充電するためのいくつかの例示的な波形が図2に示される。以下の説明では、CDAC105内の複数のキャパシタは、キャパシタがVinitに充電される電荷再分配段階において共通端子145に対して並列に接続されるので、まとめて充電キャパシタと呼ばれる。第1の波形200では、充電キャパシタは、第2の波形205の初期電圧Vinit2よりも大きい初期電圧Vinit1に充電される。入力クロック信号のトリガエッジは、時間t0で発生する。両方の波形は、一定の充電電流Ichgから直線的に増加する。しかしながら、波形200は、Vinit1がVinit2よりも大きいことに起因して、波形205がVtripに達する時間t2よりも早い時間t1にVtripに達する。したがって、波形200の時間t0から時間t1までの時間遅延Δt1は、波形205の時間t0から時間t2までの時間遅延Δt2よりも短い。
[0022] Some example waveforms for charging the capacitors in the
[0023] 再び図1を参照すると、スイッチS1が閉じられたときに一定の充電電流Ichgで充電キャパシタを充電するために、任意の好適な電流源が使用され得る。特に有利な電流源は、本明細書でさらに説明するように、DTC100がプロセス、電圧、および温度のばらつきに対してロバストになるように機能するスイッチトキャパシタ電圧-電流変換器135によって形成される。スイッチトキャパシタ電圧-電流変換器135は、入力基準電圧Vrefpを第1の電流Iに変換する。電流ミラー110などの電流源は、第1の電流Iを、充電キャパシタを充電する充電電流Ichgにミラーリングする。入力基準電圧Vrefpを発生させるために、電流源125が、バイアス電圧Vbiasによってバイアスされると抵抗器に基準電流Irefを駆動する。DTC100において、電流源125は、一対の抵抗器R2およびR1に基準電流Irefを駆動するが、代替の実装形態では単一の抵抗器(または2つより多くの抵抗器)を使用してもよいことを理解されたい。代替の実装形態では、入力基準電圧Vrefpを発生させるために、電圧バッファを有する電圧基準回路を電流源125の代わりに使用してもよい。
[0023] Referring again to FIG. 1, any suitable current source may be used to charge the charging capacitor with a constant charging current Ichg when switch S1 is closed. A particularly advantageous current source is formed by a switched capacitor voltage-to-
[0024] 抵抗器R2およびR1は、電流源125とグラウンドとの間に直列に配置される。抵抗器R1およびR2は分圧器を形成し、その結果、抵抗器R1とR2との間の分圧器ノード140が、抵抗器R1およびR2の抵抗に依存して、入力基準電圧Vrefpの分割したバージョンに等しい基準電圧Vref_dacに充電される。これらの抵抗を適切に調整することによって、CDAC105の出力電圧範囲が入力基準電圧Vrefpに対して設定され得る。
[0024] Resistors R2 and R1 are placed in series between
[0025] いくつかの実装形態では、抵抗器R2は、基準電圧Vref_dacが入力基準電圧Vrefpに等しくなるように短絡または除去され得、それにより、比較器115のオフセットが以下のように補償され得る。比較器115が完全である場合、その負の端子入力電圧Vnが正の入力端子におけるVtripに等しいときにその出力信号を放電する。しかしながら、非理想性に起因して、負の端子入力電圧Vnが、正または負であり得る何らかのオフセット電圧をVtripに加えたものに等しいとき、比較器115は、代わりにその出力信号を放電し得る。このオフセット電圧を補償するために、比較器115の出力と負の入力端子との間に結合するオートゼロサンプリングスイッチS3が、充電キャパシタを充電する前のオートゼロ段階中に閉じられる。オートゼロ段階では、分圧器ノード140からオートゼロキャパシタCazを介して比較器115の負の入力端子に結合するスイッチS2も閉じられて、基準電圧Vref_dacを、比較器115の負の入力端子に接続された第2の端子を有するオートゼロキャパシタVacの第1の端子に結合する。オートゼロ段階におけるオートゼロスイッチS3を介したフィードバックに起因して、オートゼロキャパシタCazは、オートゼロ段階中、オフセット電圧で充電される。通常動作中では、スイッチS2およびS3は次いで開かれる。オフセット電圧をキャンセルするためにオートゼロキャパシタCazを事前充電することに起因して、比較器115は次いで、共通端子145が比較器115のオフセット電圧に関係なくトリップ電圧Vtripに充電されたときに、その出力信号を放電し、インバータ120の出力をトグルする。
[0025] In some implementations, resistor R2 may be shorted or removed so that the reference voltage Vref_dac is equal to the input reference voltage Vrefp, thereby compensating for the offset of
[0026] CDAC105は、そのキャパシタの任意の好適な符号化を使用して形成され得る。例示的な2進符号化CDAC300が図3により詳細に示される。基準電圧Vref_dacは、初期充電段中にスイッチS2を流れて、キャパシタ305のアレイの共通端子145を充電する。CDAC300は、3ビット幅デジタルコードdtc_codeに応答し、それにより、キャパシタのアレイは、キャパシタ4C、キャパシタ2C、キャパシタ1C、および第2の(またはダミーの)キャパシタ1C’を含む4つのキャパシタを有する。名前から暗示されるように、キャパシタのキャパシタンスに対して2進数列(binary progression)が存在し、その結果、キャパシタ4Cがキャパシタ2Cのキャパシタンスの2倍を有し、キャパシタ2Cが1C/1C’キャパシタの各々のキャパシタンスの2倍を有するようになる。各キャパシタは、対応する単極双投スイッチ(SPDT:single pole double throw)を介して共通端子145またはグラウンドに結合する第1のプレートを有する。例えば、キャパシタ4Cは、SPDTスイッチS4に結合される第1のプレートを有し、キャパシタ2Cは、SPDTスイッチS5に結合される第1のプレートを有し、キャパシタ1Cは、SPDTスイッチS6に結合される第1のプレートを有し、キャパシタ1C’は、SPDTスイッチS7に結合される第1のプレートを有する。初期充電段階中、各キャパシタのための第2のプレートとグラウンドとの間に結合するボトムスイッチS8が閉じられる。初期充電段中の各SPDTスイッチの設定は、DTCコードに依存する。前述のように、3ビットDTCコードは、例えば0Vから7/8 Vref_dacまでの範囲の、Vinitの8つの異なる値に対応する。0V設定の場合、各SPDTスイッチは、共通端子145ではなくグラウンドを選択する。しかしながら、DTCコードが増加すると、より多くのSPDTスイッチが、DAC基準電圧Vref_dacでそれらのそれぞれのキャパシタを充電するために、グラウンドではなく共通端子145を選択する。例えば、3ビットDTCコードの最大値は、スイッチS4、S5、およびS6に共通端子を選択させ得るが、スイッチS7はグラウンドを選択する。その場合、キャパシタS4、S5、およびS6はすべて、初期充電段階中にDAC基準電圧に充電される。
[0026] The
[0027] 初期充電段階においてDTCコードに応答して適切なキャパシタが充電されたら、電荷再分配段階(charge redistribute phase)が生じる。電荷再分配段階は、ボトムスイッチS8を開くことによって開始する。これは、各キャパシタのための第2のプレートが浮動状態であるので、キャパシタアレイ305内のキャパシタ上の電荷が電荷再分配段階中に変化することを防止し、有利である。より一般には、グラウンドを定電圧源と置き換えて、ボトムスイッチS8が各キャパシタの第2のプレートと定電圧源との間に結合するようにしてもよい。スイッチS8は、代替の実装形態では複数のスイッチS8と置き換えてもよいことが理解されよう。ボトムスイッチS8が開かれたら、スイッチS2も開かれて、共通端子を分圧器ノード140におけるDAC基準電圧Vrefから分離する。次いで、すべてのSPDTスイッチは、各キャパシタのための第1のプレートが共通端子145に接続されるように、共通端子145を選択するように構成される。したがって、第1のプレート上の電荷は、初期充電段階において充電されたキャパシタから、初期充電段階において接地されたキャパシタに再分配される。SPDTスイッチの切り替えは、非理想性に起因して、交互または非同期であり得るが、電荷注入は、ボトムスイッチS8の開放に起因して発生せず、これは、キャパシタの各々のための第2のプレートの浮動に起因して、すべてのキャパシタ上の総電荷を「ロック」することに留意されたい。次いで、ボトムスイッチS8を閉じることによって再分配段階が完了する。次いで、共通端子145がVinitに充電され、それにより、入力クロックがアサートされて、スイッチS1を閉じることにより、Vinitに充電された充電キャパシタの充電をトリガし得る。
[0027] Once the appropriate capacitors have been charged in response to the DTC code in the initial charging phase, a charge redistribute phase occurs. The charge redistribute phase begins by opening bottom switch S8. This advantageously prevents the charge on the capacitors in the capacitor array 305 from changing during the charge redistribution phase, since the second plate for each capacitor is floating. More generally, ground may be replaced with a constant voltage source, with bottom switch S8 coupling between the second plate of each capacitor and the constant voltage source. It will be appreciated that switch S8 may be replaced with multiple switches S8 in alternative implementations. Once bottom switch S8 is opened, switch S2 is also opened to isolate the common terminal from the DAC reference voltage Vref at
[0028] 電流ミラー110を有する例示的なスイッチトキャパシタ電圧-電流変換器135が図4に示される。差動増幅器405は、差動増幅器405の出力とその負の入力端子との間に結合されたフィードバックキャパシタC3を有し、入力基準電圧Vrefpとその負の入力端子電圧との間の差を積分する誤差積分器を形成する。増幅器405は、NMOSトランジスタM4のゲートを駆動し、NMOSトランジスタM4は、減衰抵抗器(degeneration resistor)Rdg(または他の実装形態ではグラウンド)に接続されたソースと、ダイオード接続されたPMOSトランジスタM3のドレインおよびゲートに接続されたドレインとを有する。トランジスタM3は、電流ミラーPMOSトランジスタM2と共に電流ミラーを形成する。同様に、トランジスタM3は、電流ミラーPMOSトランジスタM1と共に電流ミラー110を形成する。トランジスタM1、M2、およびM3のソースは、電源電圧用の電源端子に接続する。トランジスタM1およびM2のゲートは、ダイオード接続されたトランジスタM3のゲートに接続する。増幅器405がトランジスタM4に電流を伝導させると、その電流はトランジスタM3およびM1を介してミラーリングされて第1の電流Iを形成し、この第1の電流Iは、電流ミラー110によってミラーリングされて充電電流Ichgを形成する。トランジスタM1は、充電電流Ichgが第1の電流Iの係数K倍となるように、トランジスタM2に対してサイズ決めされる。トランジスタM1のドレインは、スイッチS11を介してキャパシタC1の第1のプレートに結合し、またスイッチS9を介してグラウンドにも結合する。キャパシタC1の第2のプレートが、グラウンドに接続する。キャパシタC1の第1のプレートも、スイッチS10を介してグラウンドに結合する。さらに、キャパシタC1の第1のプレートは、スイッチS12を介してキャパシタC2の第1のプレートに結合する。キャパシタC2の第2のプレートは、グラウンドに接続する。キャパシタC2の第1のプレートは、スイッチS13を介して増幅器405の負の入力端子に結合する。
[0028] An exemplary switched capacitor voltage-to-
[0029] 水晶発振器(図示せず)などのクロック源は、スイッチS9、S10、S11、S12、およびS13を制御するためのクロック信号を生成する。クロック信号は周波数FCLKで2つの位相間で振動する。例えば、クロック信号の第1の位相φ1は、クロック信号が電源電圧に充電されるときに対応し得、第2の位相φ2は、クロック信号が放電されるときに対応し得るが、代替の実装形態では、これらの2つの位相を逆にしてもよい。スイッチS11およびS12は、クロック信号が位相φ1にあるときに閉じる。位相φ1の間、電流Iは、閉じられたスイッチS11およびS12を介してキャパシタC1およびC2を充電する。スイッチS9、S10、およびS13は、位相φ1の間、開いている。位相φ2において、スイッチS9、S10、およびS13は閉じ、スイッチS11およびS12は開く。位相φ2において、キャパシタC2上の電荷は、増幅器405の負の入力端子を駆動する。キャパシタC1は、位相φ2の間に放電され、第1の電流Iは、閉じられたスイッチS9を介してグラウンドに放電する。このスイッチのクロッキングが与えられると、第1の電流Iが2*FCLK*Vrefp*C1に等しいことがわかる。電流ミラートランジスタM1は、充電電流Ichgが第1の電流Iの比例定数K倍に等しくなるように、第1の電流Iをミラーリングする。したがって、充電電流Ichgは、K*2*FCLK*Vrefp*C1に等しい。この充電電流Ichgについての関係が、本明細書で開示されるDTCからのタイミング遅延に対するプロセス、電圧、および温度のばらつきを低減するのに非常に有利であることを示すために、本明細書で開示されるDTCの最大タイミング遅延をCDAC*(Vtrip/Ichg)と表すことができると考える。ここで、CDACは、CDACキャパシタアレイのキャパシタンス(充電キャパシタのキャパシタンス)である。先述のようにVtripとVrefpが等しい場合、最大遅延を、(1/K)*(1/FCLK)*(CDAC/C1)と表すことができる。これらの係数は、抵抗器またはキャパシタの精度に依存する従来のDTCとは対照的に、DTC100を含む集積回路において正確に容易に制御される。
[0029] A clock source, such as a crystal oscillator (not shown), generates a clock signal for controlling the switches S9, S10, S11, S12, and S13. The clock signal oscillates between two phases at a frequency F CLK . For example, the first phase φ1 of the clock signal may correspond to when the clock signal is charged to the power supply voltage, and the second phase φ2 may correspond to when the clock signal is discharged, although in alternative implementations, these two phases may be reversed. The switches S11 and S12 are closed when the clock signal is in phase φ1. During phase φ1, a current I charges the capacitors C1 and C2 through the closed switches S11 and S12. The switches S9, S10, and S13 are open during phase φ1. In phase φ2, the switches S9, S10, and S13 are closed and the switches S11 and S12 are open. During phase φ2, the charge on capacitor C2 drives the negative input terminal of
[0030] トランジスタM1、M2、およびM3間の不一致誤差は、スイッチングマトリックス410を介してダイナミックエレメントマッチング(DEM)技法を使用することによって改善され得る。スイッチングマトリックス410は、トランジスタM1、M2、およびM3の役割を動的にスワップするがそれらの間の相対的なミラー比を変えないでおくように、トランジスタM1、M2、およびM3のドレイン接続を動的に切り替える。例えば、スイッチングマトリックス410の第1の構成では、トランジスタM3のドレインは、図4に示されるように、トランジスタM4のドレインに接続される。しかしながら、スイッチングマトリックス410の第2の構成では、トランジスタM3のドレインは、代わりにスイッチS11に接続される。この第2の構成では、次いで、電流ミラートランジスタM2のドレインは、スイッチングマトリックス410を介してトランジスタM4のドレインに接続され得る。同様に、電流ミラートランジスタM1のドレインは、通常、スイッチS1(図1)に結合されるが、スイッチングマトリックス410を介して他のスイッチング構成で動的に切り替えられて、代わりにスイッチS11またはトランジスタM4のドレインのいずれかに接続する。結果として生じる電流ミラー素子のスワッピングが、位相φ2において、キャパシタ充電動作に影響を及ぼすことなくトリガされ得る。
[0030] The mismatch error between transistors M1, M2, and M3 may be improved by using dynamic element matching (DEM) techniques via the switching
[0031] 再び図4を参照すると、増幅器405のオフセットは、比較器115に関して説明したのと同様に、オートゼロ技法によって除去され得る。クロック位相φ1の間、増幅器405の負の入力と増幅器405の出力との間に接続するスイッチSaz1と、基準電圧VrefpのノードとオートゼロキャパシタCaz1の第1のプレートとの間に接続するスイッチSaz2とが閉じられる。オートゼロキャパシタCaz2の第2のプレートは、増幅器405の負の入力に接続する。キャパシタC3と増幅器405の負の入力との間に接続するオートゼロスイッチSaz3は、キャパシタC3上の蓄積された電荷を保持するためにクロック位相φ1の間は開いている。したがって、増幅器405のオフセット電圧は、クロック位相φ2の間にオートゼロキャパシタCaz1上でサンプリングされる。位相φ2において、スイッチSaz1およびSaz2は開かれ、スイッチSaz3は閉じられ、その結果、増幅器405におけるオフセットは、事前充電されたキャパシタCaz1によってキャンセルされる。キャパシタC2からの誤差信号は、クロック位相φ2の間にスイッチS13を閉じることによって転送されるが、スイッチSaz3も閉じられて、増幅器405およびキャパシタC3と共に積分器が形成される。したがって、充電電流Ichgを発生させる際にスイッチトキャパシタ電圧-電流変換器135を使用することは、DTCによって生成されるタイミング遅延がプロセス、電圧、および温度のばらつきに対してロバストであることを確実にすることに関して非常に有利である。
4, the offset of
[0032] 次に図5を参照すると、例示的なDTC500が示され、ここでは、スイッチトキャパシタ電圧-電流変換器135および電流ミラー110は、DTC100に関して説明したように、充電電流Ichgを発生させるように機能する。DTC500において、充電キャパシタ505は、CDAC内に一体化されていないが、代わりにDAC510によって設定される初期電圧Vinitで別個に充電される。DTC500の残りの構成要素は、DTC100に関して説明したように機能する。充電キャパシタ505およびDAC510を形成するために単一のCDACが使用される場合、DTC500はDTC100に分解される。しかしながら、CDACの使用によってもたらされる電力およびダイ空間の節約がなくても、DTC500は、充電電流Ichgを発生させるためにスイッチトキャパシタ電圧-電流変換器135を使用することに起因して、プロセス、電圧、および温度のばらつきに対して依然としてロバストである。
[0032] Referring now to FIG. 5, an
[0033] 次に、図6のフローチャートを参照して、CDACを含むDTCの例示的な動作方法を説明する。本方法は、充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル-アナログ変換器内のキャパシタのアレイを充電する動作600を含む。キャパシタのアレイのための共通端子145を初期電圧Vinitに充電することは、動作600の一例である。さらに、本方法は、タイミング信号のエッジに応答して行われ、共通端子のための増加電圧を形成するために、共通端子を介して、充電されたキャパシタのアレイを充電電流でさらに充電することを含む動作605を含む。入力クロック信号のトリガエッジの後に共通端子145を介してCDACキャパシタを充電することは、動作605の一例である。最後に、本方法は、増加電圧がトリップ電圧に等しくなったときにその旨を決定する動作610を含む。比較器115における比較は、動作610の一例である。
[0033] An exemplary method of operation of a DTC including a CDAC will now be described with reference to the flow chart of FIG. 6. The method includes an
[0034] 本明細書で開示されるDTCは、有利なことに任意の好適なモバイルデバイスまたは電子システムに内蔵され得る。例えば、図7に示されるように、セルラ電話700、ラップトップコンピュータ705、およびタブレットPC710はすべて、本開示に係るDTCを含み得る。音楽プレーヤ、ビデオプレーヤ、通信デバイス、およびパーソナルコンピュータなどの他の例示的な電子システムも、本開示にしたがって構築されたDTCを用いて構成され得る。
[0034] The DTC disclosed herein may be advantageously incorporated into any suitable mobile device or electronic system. For example, as shown in FIG. 7, a
[0035] 再びDTC100を参照すると、CDAC105によって形成される充電キャパシタが、時間遅延の間に充電されるのではなく代わりに放電される代替の実装形態において、同じ有利な密度および電力の向上、ならびにプロセス、電圧、および温度のばらつきに対するロバストネスが提供され得る。例示的な放電DTC800が図8に示される。CDAC105は、DTC100に関して説明したように、デジタルコードを変換して、CDAC105の再分配段階中に共通端子145に対してCDACキャパシタによって蓄電された初期電圧Vinitにするように機能する。電流ミラー810は、スイッチトキャパシタ電圧-電流変換器805からの第1の電流をミラーリングして、放電電流Idischargeを形成する。電流ミラー810は、DTC100に関して説明したのと同様に、スイッチS1を介して共通端子145に接続し、それにより、スイッチS1がトリガクロック信号エッジに応答して閉じられて時間遅延を開始したとき、放電電流IdischargeがCDACキャパシタを放電させると電圧Vinitが放電し始める。
[0035] Referring again to
[0036] 比較器815も、比較器115に関して説明したのと同様に、初期電圧Vinitがトリップ電圧Vtrip1に等しくなるまで低下したときにその旨を決定するように機能する。ただし、DTC100のトリップ電圧Vtripは初期電圧Vinitよりも大きかったが、トリップ電圧Vtrip1は初期電圧Vinitよりも小さい。比較器815の出力(clk_dtc_out)は、CDACキャパシタがトリップ電圧Vtrip1よりも小さくなるまで放電されたときである時間遅延の終わりにハイになるので、DTC800内にインバータ120と同等のインバータは必要ない。DTC800の残りの部分は、DTC100に関して説明したように機能する。
[0036]
[0037] 多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなく行われ得ることが理解されるよう。この点から、本開示の範囲は、本明細書で例示および説明された特定の実装形態がそれらのいくつかの例にすぎないので、それらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的同等物の範囲に十分に相応するべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、
前記共通端子を介して前記複数のキャパシタを充電電流で充電するように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
を備える、回路。
[C2]
前記第1の電流源と前記共通端子との間に結合された第1のスイッチをさらに備え、前記第1のスイッチは、タイミング信号に応答するように構成される、
C1に記載の回路。
[C3]
少なくとも1つの抵抗器と、
基準電圧を発生させるために前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、
をさらに備える、C1に記載の回路。
[C4]
前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器をさらに備え、前記第1の電流源は、前記第1の電流に基づいて前記充電電流を発生させるように構成された電流ミラーを備える、
C3に記載の回路。
[C5]
前記少なくとも1つの抵抗器は、前記容量性デジタル-アナログ変換器のためのデジタル-アナログ(DAC)基準電圧のための分圧器ノードを有する分圧器を備える、C4に記載の回路。
[C6]
前記分圧器ノードと前記共通端子との間に結合された第2のスイッチをさらに備える、
C5に記載の回路。
[C7]
前記比較器の第2の入力端子は、前記分圧器ノードに結合される、C5に記載の回路。
[C8]
前記回路は、デジタル-時間変換器であり、前記デジタル-時間変換器は、
前記デジタル-時間変換器のための出力クロック信号を形成するために、前記比較器からの出力信号を反転させるように構成されたインバータを備える、
C7に記載の回路。
[C9]
前記分圧器は、
前記分圧器ノードと前記第2の電流源との間に結合された第1の抵抗器と、
前記分圧器ノードとグラウンドとの間に結合された第2の抵抗器と、
を備える、C5に記載の回路。
[C10]
前記比較器の前記第1の入力端子と前記共通端子との間に結合された第2のキャパシタをさらに備える、
C1に記載の回路。
[C11]
前記比較器の出力端子と前記第1の入力端子との間に接続されたスイッチをさらに備える、
C1に記載の回路。
[C12]
前記容量性デジタル-アナログ変換器は、
前記複数のキャパシタに対応する複数の第1のスイッチをさらに備え、前記複数の第1のスイッチにおける各第1のスイッチは、前記複数のキャパシタにおける対応する前記キャパシタのための第1のプレートと前記共通端子との間に結合され、前記第1の複数の第1のスイッチは、デジタルコードに応答するように構成される、
C1に記載の回路。
[C13]
前記複数のキャパシタにおける各キャパシタの第2のプレートは、グラウンドに切り替え可能に結合される、C12に記載の回路。
[C14]
前記複数のキャパシタは、キャパシタンスの2進数列を有する一連のキャパシタを含む、C12に記載の回路。
[C15]
デジタル-時間変換器を動作させるための方法であって、
充電されたキャパシタのアレイを形成するために、デジタルコードに応答して容量性デジタル-アナログ変換器内のキャパシタのアレイを充電することと、
共通端子のための増加電圧を形成するために、タイミング信号に応答して、前記共通端子を介して前記充電されたキャパシタのアレイを充電電流でさらに充電することと、
前記増加電圧がトリップ電圧に等しくなったときにその旨を決定することと、
を備える、方法。
[C16]
スイッチトキャパシタ電圧-電流変換器において基準電圧を第1の電流に変換することと、
前記充電電流を形成するために、電流ミラーにおいて前記第1の電流をミラーリングすることと、ここにおいて、前記デジタル-時間変換器の時間遅延は、前記タイミング信号のトリガリングエッジから、前記増加電圧が前記トリップ電圧に等しくなるときまでの遅延に等しい、
をさらに備える、C15に記載の方法。
[C17]
基準電流を発生させることと、
前記基準電圧を形成するために、抵抗器を介して前記基準電流を駆動することと、
をさらに備える、C16に記載の方法。
[C18]
前記基準電流から前記トリップ電圧を発生させることをさらに備える、
C17に記載の方法。
[C19]
前記充電されたキャパシタのアレイを形成するために、前記容量性デジタル-アナログ変換器内の前記キャパシタのアレイを充電することは、
第1の段階において、前記キャパシタのアレイ内の前記キャパシタのサブセットに電荷を供給するために、前記キャパシタの前記サブセットを前記トリップ電圧に充電することと、
第2の段階において、前記充電されたキャパシタのアレイを形成するために、前記キャパシタのサブセットから前記キャパシタのアレイ内の前記キャパシタすべてに前記電荷を再分配することと、
を備える、C18に記載の方法。
[C20]
前記キャパシタのアレイと定電圧源との間に結合された1つまたは複数のスイッチを開くことによって、前記電荷の再分配中に前記キャパシタのアレイを前記定電圧源から分離することをさらに備える、C19に記載の方法。
[C21]
前記充電電流を供給するように構成された電流源を前記共通端子に結合するために、前記タイミング信号に応答してスイッチを閉じることをさらに備える、
C15に記載の方法。
[C22]
基準電圧を第1の電流に変換するように構成された電圧-電流スイッチトキャパシタ変換器と、
充電キャパシタと、
前記充電キャパシタを充電するための充電電流になるように前記第1の電流をミラーリングするように構成された電流ミラーと、
前記充電キャパシタに結合された第1の入力と、トリップ電圧を受け取るように構成された第2の入力とを有する比較器と、
を備える、回路。
[C23]
前記電流ミラーを前記充電キャパシタに結合するためにタイミング信号に応答して閉じるように構成されたスイッチをさらに備える、
C22に記載の回路。
[C24]
前記充電キャパシタを形成するためのキャパシタのアレイを含む容量性デジタル-アナログ変換器をさらに備える、
C22に記載の回路。
[C25]
前記回路は、セルラ電話内に含まれる、C21に記載の回路。
[C26]
共通端子および複数のキャパシタを含む容量性デジタル-アナログ変換器と、
前記共通端子を介して伝導される放電電流で前記複数のキャパシタを放電させるように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
を備える、回路。
[C27]
前記第1の電流源と前記共通端子との間に結合された第1のスイッチをさらに備え、前記第1のスイッチは、タイミング信号に応答して閉じるように構成される、
C26に記載の回路。
[C28]
少なくとも1つの抵抗器と、
基準電圧を発生させるために、前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、
をさらに備える、C26に記載の回路。
[C29]
前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器をさらに備え、ここにおいて、前記第1の電流源は、前記放電電流になるように前記第1の電流をミラーリングするように構成された電流ミラーを備える、
C28に記載の回路。
[C30]
前記少なくとも1つの抵抗器は、前記容量性デジタル-アナログ変換器のためのデジタル-アナログ(DAC)基準電圧のための分圧器ノードを有する分圧器を備える、C29に記載の回路。
[0037] It will be understood that numerous modifications, substitutions, and variations may be made in and to the materials, apparatus, configurations, and methods of use of the devices of the present disclosure without departing from the scope thereof. In this regard, the scope of the present disclosure should not be limited to the specific implementations illustrated and described herein, as these are only a few examples thereof, but rather should be fully commensurate with the scope of the following appended claims and their functional equivalents.
The invention as described in the claims of the present application as originally filed is set forth below.
[C1]
a capacitive digital-to-analog converter including a common terminal and a plurality of capacitors;
a first current source configured to charge the plurality of capacitors with a charging current via the common terminal;
a comparator having a first input terminal coupled to the common terminal;
A circuit comprising:
[C2]
a first switch coupled between the first current source and the common terminal, the first switch configured to be responsive to a timing signal.
The circuit shown in FIG.
[C3]
At least one resistor;
a second current source configured to drive a reference current through the at least one resistor to generate a reference voltage;
The circuit of
[C4]
a switched capacitor voltage-to-current converter configured to convert the reference voltage into a first current, the first current source comprising a current mirror configured to generate the charging current based on the first current.
The circuit shown in FIG.
[C5]
The circuit of C4, wherein the at least one resistor comprises a voltage divider having a voltage divider node for a digital-to-analog (DAC) reference voltage for the capacitive digital-to-analog converter.
[C6]
a second switch coupled between the voltage divider node and the common terminal;
The circuit described in C5.
[C7]
The circuit of C5, wherein a second input terminal of the comparator is coupled to the voltage divider node.
[C8]
The circuit is a digital-to-time converter, the digital-to-time converter comprising:
an inverter configured to invert an output signal from the comparator to form an output clock signal for the digital-to-time converter;
The circuit described in C7.
[C9]
The voltage divider comprises:
a first resistor coupled between the voltage divider node and the second current source;
a second resistor coupled between the voltage divider node and ground;
The circuit of claim 5, comprising:
[C10]
a second capacitor coupled between the first input terminal and the common terminal of the comparator;
The circuit shown in FIG.
[C11]
a switch connected between the output terminal of the comparator and the first input terminal;
The circuit shown in FIG.
[C12]
The capacitive digital-to-analog converter comprises:
further comprising a plurality of first switches corresponding to the plurality of capacitors, each first switch in the plurality of first switches being coupled between a first plate for a corresponding capacitor in the plurality of capacitors and the common terminal, the first plurality of first switches being configured to be responsive to a digital code.
The circuit shown in FIG.
[C13]
The circuit of C12, wherein a second plate of each capacitor in the plurality of capacitors is switchably coupled to ground.
[C14]
The circuit of C12, wherein the plurality of capacitors comprises a series of capacitors having a binary sequence of capacitances.
[C15]
1. A method for operating a digital-to-time converter, comprising:
charging an array of capacitors in a capacitive digital-to-analog converter in response to a digital code to form an array of charged capacitors;
further charging the array of charged capacitors with a charging current via the common terminal in response to a timing signal to create an increased voltage for a common terminal;
determining when the increased voltage equals a trip voltage;
A method comprising:
[C16]
converting a reference voltage to a first current in a switched capacitor voltage-to-current converter;
mirroring the first current in a current mirror to form the charging current, wherein a time delay of the digital-to-time converter is equal to a delay from a triggering edge of the timing signal to when the increasing voltage equals the trip voltage;
The method of C15, further comprising:
[C17]
generating a reference current;
driving the reference current through a resistor to form the reference voltage;
The method of C16, further comprising:
[C18]
generating the trip voltage from the reference current.
The method according to C17.
[C19]
Charging the array of capacitors in the capacitive digital-to-analog converter to form the array of charged capacitors includes:
In a first step, charging the subset of capacitors in the array of capacitors to the trip voltage to provide charge to the subset of capacitors;
in a second step, redistributing the charge from the subset of capacitors to all of the capacitors in the array of capacitors to form the array of charged capacitors;
The method of C18, comprising:
[C20]
The method of C19, further comprising isolating the array of capacitors from the constant voltage source during the charge redistribution by opening one or more switches coupled between the array of capacitors and the constant voltage source.
[C21]
and closing a switch in response to the timing signal to couple a current source configured to provide the charging current to the common terminal.
The method according to C15.
[C22]
a voltage-to-current switched capacitor converter configured to convert a reference voltage into a first current;
A charging capacitor;
a current mirror configured to mirror the first current to a charging current for charging the charging capacitor;
a comparator having a first input coupled to the charge capacitor and a second input configured to receive a trip voltage;
A circuit comprising:
[C23]
a switch configured to close in response to a timing signal to couple the current mirror to the charging capacitor.
The circuit described in C22.
[C24]
a capacitive digital-to-analog converter including an array of capacitors to form the charging capacitor;
The circuit described in C22.
[C25]
The circuit of C21, wherein the circuit is contained within a cellular telephone.
[C26]
a capacitive digital-to-analog converter including a common terminal and a plurality of capacitors;
a first current source configured to discharge the plurality of capacitors with a discharge current conducted through the common terminal;
a comparator having a first input terminal coupled to the common terminal;
A circuit comprising:
[C27]
a first switch coupled between the first current source and the common terminal, the first switch configured to close in response to a timing signal.
The circuit described in C26.
[C28]
At least one resistor;
a second current source configured to drive a reference current through the at least one resistor to generate a reference voltage;
The circuit of C26, further comprising:
[C29]
a switched capacitor voltage-to-current converter configured to convert the reference voltage into a first current, wherein the first current source comprises a current mirror configured to mirror the first current to become the discharge current.
The circuit described in C28.
[C30]
The circuit of C29, wherein the at least one resistor comprises a voltage divider having a voltage divider node for a digital-to-analog (DAC) reference voltage for the capacitive digital-to-analog converter.
Claims (14)
前記共通端子を介して前記複数のキャパシタを充電電流で充電するように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
少なくとも1つの抵抗器と、
基準電圧を発生させるために前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、前記少なくとも1つの抵抗器は、前記第2の電流源とグランドとの間に直列に接続され、
前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器と、前記第1の電流源は、前記第1の電流に基づいて前記充電電流を発生させるように構成された電流ミラーを備える、
を備える、回路。 a capacitive digital-to-analog converter including a common terminal and a plurality of capacitors sharing the common terminal and connected in parallel to the common terminal;
a first current source configured to charge the plurality of capacitors with a charging current via the common terminal;
a comparator having a first input terminal coupled to the common terminal;
At least one resistor;
a second current source configured to drive a reference current through the at least one resistor to generate a reference voltage , the at least one resistor being connected in series between the second current source and ground;
a switched capacitor voltage-to-current converter configured to convert the reference voltage into a first current, the first current source comprising a current mirror configured to generate the charging current based on the first current;
A circuit comprising:
請求項1に記載の回路。 a first switch coupled between the first current source and the common terminal, the first switch configured to be responsive to a timing signal.
The circuit of claim 1 .
前記第1の抵抗器は、前記ノードと前記第2の電流源との間に結合され、
前記第2の抵抗器は、前記ノードとグラウンドとの間に結合され、
前記DAC基準電圧は、前記基準電圧の分圧されたバージョンに等しい、請求項1に記載の回路。 the at least one resistor comprises a first resistor and a second resistor, the first resistor and the second resistor forming a voltage divider having a node for a digital-to-analog (DAC) reference voltage for the capacitive digital-to-analog converter;
the first resistor is coupled between the node and the second current source;
the second resistor is coupled between the node and ground;
2. The circuit of claim 1 , wherein the DAC reference voltage is equal to a divided version of the reference voltage .
請求項3に記載の回路。 a second switch coupled between the node and the common terminal;
4. The circuit of claim 3 .
前記デジタル-時間変換器のための出力クロック信号を形成するために、前記比較器からの出力信号を反転させるように構成されたインバータを備える、
請求項5に記載の回路。 The circuit is a digital-to-time converter, the digital-to-time converter comprising:
an inverter configured to invert an output signal from the comparator to form an output clock signal for the digital-to-time converter;
6. The circuit of claim 5 .
請求項1に記載の回路。 a second capacitor coupled between the first input terminal and the common terminal of the comparator;
The circuit of claim 1 .
請求項1に記載の回路。 a switch connected between the output terminal of the comparator and the first input terminal;
The circuit of claim 1 .
前記複数のキャパシタに対応する複数の第1のスイッチをさらに備え、前記複数の第1のスイッチにおける各第1のスイッチは、前記複数のキャパシタにおける対応する前記キャパシタのための第1のプレートと前記共通端子との間に結合され、前記複数の第1のスイッチは、デジタルコードに応答するように構成される、
請求項1に記載の回路。 The capacitive digital-to-analog converter comprises:
further comprising a plurality of first switches corresponding to the plurality of capacitors, each first switch in the plurality of first switches being coupled between a first plate for a corresponding capacitor in the plurality of capacitors and the common terminal, the plurality of first switches being configured to be responsive to a digital code.
The circuit of claim 1 .
前記共通端子を介して伝導される放電電流で前記複数のキャパシタを放電させるように構成された第1の電流源と、
前記共通端子に結合された第1の入力端子を有する比較器と、
少なくとも1つの抵抗器と、
基準電圧を発生させるために前記少なくとも1つの抵抗器を介して基準電流を駆動するように構成された第2の電流源と、前記少なくとも1つの抵抗器は、前記第2の電流源とグランドとの間に直列に接続され、
前記基準電圧を第1の電流に変換するように構成されたスイッチトキャパシタ電圧-電流変換器と、ここにおいて、前記第1の電流源は、前記放電電流になるように前記第1の電流をミラーリングするように構成された電流ミラーを備える、
を備える、回路。 a capacitive digital-to-analog converter including a common terminal and a plurality of capacitors sharing the common terminal and connected in parallel to the common terminal;
a first current source configured to discharge the plurality of capacitors with a discharge current conducted through the common terminal;
a comparator having a first input terminal coupled to the common terminal;
At least one resistor;
a second current source configured to drive a reference current through the at least one resistor to generate a reference voltage , the at least one resistor being connected in series between the second current source and ground;
a switched capacitor voltage-to-current converter configured to convert the reference voltage into a first current, wherein the first current source comprises a current mirror configured to mirror the first current to become the discharge current.
A circuit comprising:
請求項12に記載の回路。 a first switch coupled between the first current source and the common terminal, the first switch configured to close in response to a timing signal.
13. The circuit of claim 12 .
前記第1の抵抗器は、前記ノードと前記第2の電流源との間に結合され、
前記第2の抵抗器は、前記ノードとグラウンドとの間に結合され、
前記DAC基準電圧は、前記基準電圧の分圧されたバージョンに等しい、請求項12に記載の回路。 the at least one resistor comprises a first resistor and a second resistor, the first resistor and the second resistor forming a voltage divider having a node for a digital-to-analog (DAC) reference voltage for the capacitive digital-to-analog converter;
the first resistor is coupled between the node and the second current source;
the second resistor is coupled between the node and ground;
13. The circuit of claim 12 , wherein the DAC reference voltage is equal to a divided version of the reference voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2024007988A JP2024056716A (en) | 2020-12-03 | 2024-01-23 | Power efficiency of which stability is improved and digital-time converter with good area efficiency |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/111,208 | 2020-12-03 | ||
US17/111,208 US11177819B1 (en) | 2020-12-03 | 2020-12-03 | Power and area efficient digital-to-time converter with improved stability |
US17/449,250 US11626883B2 (en) | 2020-12-03 | 2021-09-28 | Power and area efficient digital-to-time converter with improved stability |
US17/449,250 | 2021-09-28 | ||
PCT/US2021/059956 WO2022119722A2 (en) | 2020-12-03 | 2021-11-18 | Power and area efficient digital-to-time converter with improved stability |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024007988A Division JP2024056716A (en) | 2020-12-03 | 2024-01-23 | Power efficiency of which stability is improved and digital-time converter with good area efficiency |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023543337A JP2023543337A (en) | 2023-10-13 |
JP7545584B2 true JP7545584B2 (en) | 2024-09-04 |
Family
ID=78918577
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023527767A Active JP7545584B2 (en) | 2020-12-03 | 2021-11-18 | Power- and area-efficient digital-to-time converter with improved stability - Patents.com |
JP2024007988A Pending JP2024056716A (en) | 2020-12-03 | 2024-01-23 | Power efficiency of which stability is improved and digital-time converter with good area efficiency |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024007988A Pending JP2024056716A (en) | 2020-12-03 | 2024-01-23 | Power efficiency of which stability is improved and digital-time converter with good area efficiency |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP4256708A2 (en) |
JP (2) | JP7545584B2 (en) |
CN (1) | CN116325506A (en) |
TW (1) | TWI797839B (en) |
WO (1) | WO2022119722A2 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4837572A (en) | 1987-07-20 | 1989-06-06 | Zdzislaw Gulczynski | Digital-to-analog converter |
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WO2018068847A1 (en) | 2016-10-12 | 2018-04-19 | Huawei Technologies Co., Ltd. | Highly linear digital-to-time converter for low noise all-digital phase locked loop |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101460486B1 (en) * | 2012-07-27 | 2014-11-11 | 한국과학기술원 | Analog-to-Digital Converter Having DC/DC Converter for Low Voltage Operation |
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CN110352560B (en) * | 2017-01-06 | 2024-03-08 | 德克萨斯仪器股份有限公司 | Area efficient digital-to-analog converter and analog-to-digital converter |
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-
2021
- 2021-11-18 WO PCT/US2021/059956 patent/WO2022119722A2/en active Application Filing
- 2021-11-18 EP EP21827463.7A patent/EP4256708A2/en active Pending
- 2021-11-18 CN CN202180070908.8A patent/CN116325506A/en active Pending
- 2021-11-18 JP JP2023527767A patent/JP7545584B2/en active Active
- 2021-11-19 TW TW110143148A patent/TWI797839B/en active
-
2024
- 2024-01-23 JP JP2024007988A patent/JP2024056716A/en active Pending
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Also Published As
Publication number | Publication date |
---|---|
TW202230996A (en) | 2022-08-01 |
WO2022119722A3 (en) | 2023-01-12 |
WO2022119722A2 (en) | 2022-06-09 |
JP2024056716A (en) | 2024-04-23 |
TWI797839B (en) | 2023-04-01 |
EP4256708A2 (en) | 2023-10-11 |
JP2023543337A (en) | 2023-10-13 |
KR20230084318A (en) | 2023-06-12 |
TW202324943A (en) | 2023-06-16 |
CN116325506A (en) | 2023-06-23 |
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