JP7524298B2 - 光起電力デバイス及びその製造方法 - Google Patents
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Description
- p型又はn型のドーピングであり、X-Y平面を規定する第1の面を有するシリコン・ベースの基板と、
- 上記第1の面に位置する真性のアモルファス・シリコン層a-Si:H(i)と、
- 上記真性層上に位置する第1のパターン化されたシリコン層であって、上記第1のシリコン層はp型又はn型のドーピングであり、
- 上記第1のパターン化されたシリコン層は、上記シリコン・ベースの基板から離れた側に少なくとも部分的にナノ結晶シリコン層の各第2の部分を含む電荷収集部分の間の隙間を含む、第1のパターン化されたシリコン層と、
- 上記電荷収集部分及び上記隙間に位置し、上記パターン化されたシリコン層のドーピング・タイプとは別のタイプのドーピングを有する第2のナノ結晶シリコン層と、
を備えた、光起電力デバイスに関する。
a.n型又はp型のドーピングを有し、上記第1の面上に位置する真性のアモルファスa-Si:H(i)層を含むシリコン・ベースの基板を提供するステップと、
b.上記真性層の所定の領域上に、n型又はp型のアモルファス・シリコン層の第1の堆積を実現して、複数の別個の分離されたアモルファス層アイランドを含むパターン化されたアモルファス層を作成するステップと、
c.上記アモルファス層アイランドのそれぞれにおいて、上記アモルファス層と同じドーピング・タイプを有する第2のナノ結晶層の第2の堆積を実現するステップであって、上記第2の堆積は、上記アモルファス層アイランドのそれぞれの上に作成するために、上記第1の堆積とは異なり、上記第2のナノ結晶層部分は、上記アモルファス層アイランドと共に複数の電荷収集部分を形成し、上記アモルファス層部分は、上記X-Y平面に平行なその断面のいずれかについて、上記第2のナノ結晶層の上記X-Y平面上の第2の投影面積よりも大きい上記X-Y平面上の第1の投影面積を有する、ステップと、
d.上記電荷収集部分上及び上記電荷収集部分間の隙間上に単一のナノ結晶シリコン層を実現するステップであって、上記単一のナノ結晶シリコン層は、上記電荷収集部分のドーピング・タイプとは異なるドーピング・タイプを有する、ステップと、
を含む。
- p型又はn型のドーピングを有し、X-Y平面及び上記X-Y平面に直交する垂直Z方向を規定する第1の面3aを有するシリコン・ベースの基板3と、
- 図2に示すように、所定の領域5aを規定する、上記第1の面3aに位置する真性のアモルファスa-Si:H(i)層5と、
- 上記真性層5上に位置する第1のパターン化されたシリコン層2、真性であって、上記第1のパターン化されたシリコン層2は、上記第1の電荷収集部分2’の間の隙間2’’を含み、上記第1の電荷収集部分2’は、第1の部分層2a及び第2の部分層2bを含む、第1のパターン化されたシリコン層2と、
- 上記第1の電荷収集部分2’及び上記隙間2”上に位置する第2のナノ結晶シリコン層4であって、上記第2のシリコン層4は、上記第1のパターン化されたシリコン層2とは別のタイプのドーピングを有する、第2のナノ結晶シリコン層4と、
- 図には示されていない、上記第2のナノ結晶シリコン層4上に配置された導電性パッドと、
を含む。
- 好ましい実施例である、n型の基板3及びn型の第1のパターン化されたシリコン層2及びp型の第2のナノ結晶シリコン層4。
- n型の基板3及びp型の第1のパターン化されたシリコン層2及びn型の第2のナノ結晶シリコン層4。
- p型の基板3及びn型の第1のパターン化されたシリコン層2及びp型の第2のナノ結晶シリコン層4。
- p型の基板3及びp型の第1のパターン化されたシリコン層2及びn型の第2のナノ結晶シリコン層4。
- a-Si(n)バッファ2aの有無にかかわらず、a-Si:H(i)層を使用した両面パッシベーション後の少数キャリアの寿命は8000μsである。
- a-Si(n)バッファ2aなしでマスクを通して堆積されたナノ結晶(n)層2b後の少数キャリア寿命は6650μsであり、a-Si(n)バッファありで8200μsである。
- a-Si(n)バッファ2aなしのナノ結晶(p)層4aの堆積後の少数キャリア寿命は400μsであり、a-Si(n)バッファありの場合は7460μsである。
a.n型のドーピングを有し、上記少なくとも第1の面3a上に位置する真性のアモルファスa-Si:H(i)層5を含むシリコン・ベースの基板3を提供するステップと、
b.所定の領域5a上で、n型のドープされたアモルファス・シリコン層2aの第1の堆積を実現するステップと、
c.上記アモルファス層アイランド2aのそれぞれにおいて、上記アモルファス層2aと同じドーピング・タイプを有する第2のナノ結晶層2bの第2の堆積を実現するステップであって、上記第2の堆積は、上記アモルファス層アイランド2aのそれぞれの上に作成するために、上記第1の堆積とは異なり、上記第2のナノ結晶層部分2bは、上記アモルファス層アイランド2aと共に複数の電荷収集部分2’を形成し、上記アモルファス層部分2aは、上記X-Y平面に平行なその断面のいずれかについて、上記第2のナノ結晶層2bの上記X-Y平面上の第2の投影面積よりも大きい上記X-Y平面上の第1の投影面積を有する、ステップと、
d.上記電荷収集部分2’上及び上記電荷収集部分2’の間の隙間2”上に単一のナノ結晶シリコン層4を実現するステップであって、上記単一のナノ結晶シリコン層4は、上記電荷収集部分2’のドーピング・タイプとは異なるドーピング・タイプを有する、ステップと、
を含む。
Claims (12)
- 交互嵌合型バック・コンタクト(IBC)光起電力デバイスである光起電力デバイス(1)であって、
- p型又はn型のドーピングであり、X-Y平面を規定する第1の面(3a)を有するシリコン・ベースの基板(3)と、
- 前記第1の面(3a)上に位置する真性のアモルファス・シリコン層a-Si:H(i)(5)と、
- 前記真性層(5)上に位置する第1のパターン化されたシリコン層(2)であって、前記第1のパターン化されたシリコン層(2)は、p型又はn型のドーピングであり、
前記第1のパターン化されたシリコン層(2)は、電荷収集部分(2’)間の隙間(2’’)を含み、前記電荷収集部分(2’)は、前記シリコン・ベースの基板(3)から離れた側に、少なくとも部分的にナノ結晶シリコン層の第2の部分(2b)を含む、第1のパターン化されたシリコン層(2)と、
- 前記電荷収集部分(2’)及び前記隙間(2”)上に位置し、前記第1のパターン化されたシリコン層(2)のドーピング・タイプとは別のタイプのドーピングを有する第2のナノ結晶シリコン層(4)と
を備え、
- 前記電荷収集部分(2’)は、それぞれ、前記真性層(5)と前記第2の部分(2b)との間に位置するアモルファス層部分(2a)を含み、前記アモルファス層部分(2a)は、前記X-Y平面に平行であるその断面のいずれかについて、前記第2の部分(2b)の前記X-Y平面上の第2の投影面積よりも大きい前記X-Y平面上の第1の投影面積を有する、光起電力デバイス(1)。 - 前記アモルファス層部分(2a)の前記第1の投影面積の最大幅(L2a)が、前記第2の部分(2b)の前記第2の投影面積の任意の幅(L2b)よりも少なくとも10%大きい、請求項1に記載の光起電力デバイス(1)。
- 前記アモルファス層部分(2a)が1nmから25nmの間の高さ(Ha)を有し、前記電荷収集部分(2’)の高さ(H)が25nmから100nmの間である、請求項1又は2に記載の光起電力デバイス(1)。
- 前記第1のパターン化されたシリコン層(2)及び/又は前記第2のナノ結晶シリコン層(4)が酸素及び/又は炭素を含む、請求項1から3までのいずれか一項に記載の光起電力デバイス(1)。
- 前記アモルファス層部分(2a)及び/又は前記第2の部分(2b)が、酸素(O)及び/又は炭素(C)を含む、請求項1から4までのいずれか一項に記載の光起電力デバイス(1)。
- 前記第2のナノ結晶シリコン層(4)が50%を超える結晶相を有する、請求項1から5までのいずれか一項に記載の光起電力デバイス(1)。
- 請求項1から6までのいずれか一項に記載の光起電力デバイス(1)の製造方法であって、
a)n型又はp型のドーピングを有し、前記第1の面(3a)上に位置する真性のアモルファスa-Si:H(i)層(5)を含むシリコン・ベースの基板(3)を提供するステップと、
b)前記真性層(5)の所定の領域上に、n型又はp型のアモルファス・シリコン層(2a)の第1の堆積を実現して、複数の別個の分離されたアモルファス層アイランド(2a)を含むパターン化されたアモルファス層を作成するステップと、
c)前記アモルファス層アイランド(2a)のそれぞれにおいて、前記アモルファス・シリコン層(2a)と同じドーピング・タイプを有する第2のナノ結晶層(2b)の第2の堆積を実現するステップであって、前記第2の堆積は、前記アモルファス層アイランド(2a)のそれぞれの上に作成するために、前記第1の堆積とは異なり、前記第2のナノ結晶層(2b)は、前記アモルファス層アイランド(2a)と共に複数の電荷収集部分(2’)を形成し、前記アモルファス層アイランド(2a)は、前記X-Y平面に平行なその断面のいずれかについて、前記第2のナノ結晶層(2b)の前記X-Y平面上の第2の投影面積よりも大きい前記X-Y平面上の第1の投影面積を有する、ステップと、
d)前記電荷収集部分(2’)上及び前記電荷収集部分(2’)間の隙間(2”)上に単一のナノ結晶シリコン層(4)を実現するステップであって、前記単一のナノ結晶シリコン層(4)は、前記電荷収集部分(2’)のドーピング・タイプとは異なるドーピング・タイプを有する、ステップと
を含む、方法。 - 前記アモルファス・シリコン層(2a)及び前記第2のナノ結晶層(2b)の両方が、同じマスクを使用して堆積される、請求項7に記載の方法。
- 前記アモルファス・シリコン層(2a)及び前記第2のナノ結晶層(2b)の前記堆積が、2つの異なるマスクを使用することによって行われ、前記第1の堆積は、前記第2の堆積に使用される第2のマスクよりも大きな開口を有する第1のマスクを使用することによって行われる、請求項7に記載の方法。
- 前記第1及び第2の堆積を実現するステップは、同じマスクを使用することによって行われ、前記第1の堆積を実現するステップの間、前記マスクは前記基板(3)と接触しておらず、前記第2の堆積を実現するステップの間、前記マスクは前記基板(3)と接触し、前記第2のナノ結晶層(2b)よりも広い前記アモルファス・シリコン層(2a)を含む前記電荷収集部分(2’)を提供する、請求項7又は8に記載の方法。
- 前記アモルファス・シリコン層(2a)及び/又は前記第2のナノ結晶層(2b)を堆積させるための少なくとも1つのマスクが、INVAR又はステンレス鋼で作られた機械的マスクである、請求項7から10までのいずれか一項に記載の方法。
- 前記第1及び第2の堆積を実現するステップは、円錐形の開口部を有する単一のマスクを使用して行われ、気相密度、温度、ガス混合物、反応性前駆体の生成、又はそれらの組み合わせを含む堆積パラメータを使用する場合に、前記アモルファス・シリコン層(2a)及び/又は前記第2のナノ結晶層(2b)の異なるサイズのパターンを提供する、請求項7に記載の方法。
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