JP7520272B1

JP7520272B1 - 無線通信装置、無線通信方法、制御回路および記憶媒体

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Publication number: JP7520272B1
Application number: JP2024516986A
Authority: JP
Inventors: 俊介上橋; 道也早馬; 康義能田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2023-12-21
Filing date: 2023-12-21
Publication date: 2024-07-22
Anticipated expiration: 2043-12-21

Abstract

送信データを生成するベースバンド部（１０）を構成する回路と無線信号を送信する無線部（１５）を構成する回路とがＡＣ結合により接続された無線通信装置である無線送信機（１）であって、ベースバンド部（１０）は、送信データを構成する各ビットを、ＡＣ結合により信号の直流成分がカットされた場合でも元のビットを復元可能なビットパターンに変換するビットパターン変換部（１３）、を備える。

Description

本開示は、無線通信装置、無線通信方法、制御回路および記憶媒体に関する。

有線信号区間の一部を無線化する技術として、特許文献１には、イーサネット（登録商標）等の有線信号に対し、受信側でクロック再生しやすいように４Ｂ５Ｂ等のビットパターンに変換を行ってから無線で伝送する技術が示されている。

米国特許第１０８１２６３１号明細書

特許文献１には記載されていないが、一般的に、ビットパターン変換等を実行して送信信号を生成する回路と、送信信号のアップコンバートなどを実行して無線信号として送信する無線回路とは、装置の保護および簡易化のために、交流結合（以下、ＡＣ（Alternating Current）結合と記載する）での接続が有効とされる。

しかしながら、ＡＣ結合を用いる場合、直流成分（以下、ＤＣ（Direct Current）成分と記載する）がカットされるため、データ伝送が難しくなるケースがある。例えば、特許文献１には、送信機と受信機との間で伝送する信号をＡＳＫ（Amplitude Shift Keying）変調信号とすることが記載されている。ＡＳＫ変調は、信号振幅で１，０を表現して情報を伝送するが、ＤＣ成分がカットされると‘１’，‘０’がそれぞれ‘０．５’，‘－０．５’となり、振幅をみるといずれも‘０．５’のため、受信側で判定ができなくなる。

本開示は、上記に鑑みてなされたものであって、ビット処理を行う回路と無線信号の送信処理を行う回路とをＡＣ結合により接続する場合でも正常なデータ伝送を可能とする無線通信装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示は、ＡＳＫ変調された送信データを生成するベースバンド部を構成する回路と無線信号を送信する無線部を構成する回路とがＡＣ結合により接続された無線通信装置であって、ベースバンド部は、送信データを構成する各ビットを、ＡＣ結合により信号の直流成分がカットされた場合でも包絡線検波により元のビットを復元可能なビットパターンに変換するビットパターン変換部、を備え、ビットパターン変換部は、０を示すビットについては、０を示すビットが定められた第１の数だけ連続するビットパターンに変換し、１を示すビットについては、１を示すビットが第２の数だけ連続するビット列と０を示すビットが第２の数だけ連続するビット列とが交互に連なり、かつ合計ビット数が第１の数のビットパターンに変換する、ことを特徴とする。

本開示にかかる無線通信装置は、ビット処理を行う回路と無線信号の送信処理を行う回路とをＡＣ結合により接続する場合でも正常なデータ伝送ができる、という効果を奏する。

実施の形態１にかかる無線通信装置が含まれる通信システムの構成例を示す図実施の形態１にかかる無線送信機が備えるビットパターン変換部の構成例を示す図実施の形態１にかかる無線送信機が備えるビットパターン変換部の他の動作例を示す図実施の形態１にかかる無線送信機によるデータ送信動作の一例を示すフローチャート実施の形態２にかかる無線通信装置が含まれる通信システムの構成例を示す図実施の形態２にかかる無線送信機が備えるビットパターン変換部の構成例を示す図実施の形態２にかかる無線送信機の位相計算部が算出する位相値の遷移例を示す図実施の形態２にかかる無線送信機のベースバンド部が出力する信号のコンスタレーションの一例を示す図実施の形態２にかかる無線送信機の無線部に入力される信号のコンスタレーションの一例を示す図実施の形態１にかかる無線送信機のベースバンド部を構成するパケット変換部およびビットパターン変換部を実現する処理回路の例を示す図実施の形態１にかかる無線送信機のベースバンド部を構成するパケット変換部およびビットパターン変換部を実現する処理回路の他の例を示す図

以下に、本開示の実施の形態にかかる無線通信装置、無線通信方法、制御回路および記憶媒体を図面に基づいて詳細に説明する。

実施の形態１．
図１は、実施の形態１にかかる無線通信装置が含まれる通信システム１００の構成例を示す図である。

通信システム１００は、本実施の形態にかかる無線通信装置である無線送信機１と、無線送信機１から送信される無線信号を受信する無線受信機２とを含む。本実施の形態では、送信データをＡＳＫ変調して得られるＡＳＫ変調信号を無線送信機１が無線受信機２へ送信するものとする。

無線送信機１は、有線信号受信部１１、パケット変換部１２、ビットパターン変換部１３、高速シリアルインタフェース（Ｉ／Ｆ）部１４および無線送信部１６を備える。有線信号受信部１１、パケット変換部１２、ビットパターン変換部１３および高速シリアルインタフェース部１４はベースバンド部１０を構成し、無線送信部１６は無線部１５を構成する。ベースバンド部１０を構成する回路と無線部１５を構成する回路とはＡＣ結合により接続される。

有線信号受信部１１は、有線信号を受信する。有線信号受信部１１は、例えば、Ｅｔｈｅｒｎｅｔ（登録商標）、ＲＳ－２３２Ｃ，ＲＳ－４２２，ＲＳ－４８５といった通信方式に従った有線通信を、図示を省略した他の機器との間で行う。有線信号受信部１１は、他の機器から受信した有線信号の復調データを生成して、生成した復調データのビット列をパケット変換部１２に出力する。

パケット変換部１２は、有線信号受信部１１から入力されるビット列をパケット化する。パケット変換部１２は、連続して入力されるビット列を定められたサイズのビット列に分割し、分割後のビット列のそれぞれに対して、例えば、同期用のプリアンブル、エラー確認用のＣＲＣ（Cyclic Redundancy Check）等を付与してパケットを生成する。パケット変換部１２は、パケット化後のビット列をビットパターン変換部１３に出力する。

ビットパターン変換部１３は、パケット変換部１２から入力されるビット列のビットそれぞれを、定められたビットパターンに変換する。ビットパターン変換部１３は、ベースバンド部１０と無線部１５とを接続するＡＣ結合によってＤＣ成分がカットされた場合でも、無線受信機２で元のビット列を受信可能な、すなわち、ビットパターンに変換される前のビット列を復元可能なビットパターンへの変換を行う。

具体的には、ビットパターン変換部１３は、‘１’を送るときは‘１０１０…’,‘１１００１１００…’，‘１１１０００１１１０００…’等の交番パターンを出力する。交番パターンは、１以上の連続する‘１'と‘０'とが交互に連なるビットパターンであり、‘１'が連続する数と‘０'が連続する数とは同一とする。送信データ‘１’が変換された後のビットパターンの合計ビット数を第１の数とし、このビットパターンにおいて‘１'が連続する数および‘０'が連続する数を第２の数とする。すなわち、ビットパターン変換部１３は、送信データ‘１’を、‘１’を示すビットが第２の数だけ連続するビット列と‘０’を示すビットが第２の数だけ連続するビット列とが交互に連なり、かつ合計ビット数が第１の数のビットパターンに変換する。

また、ビットパターン変換部１３は、‘０’を送るときは‘００００…’のようにオール０のビットパターンを出力する。‘０’を送るときにビットパターン変換部１３が出力するビットパターンの長さは、‘１’を送るときにビットパターン変換部１３が出力するビットパターンの長さと同じとする。すなわち、ビットパターン変換部１３は、送信データ‘０’を、‘０’を示すビットが第１の数だけ連続するビットパターンに変換する。

ビットパターン変換部１３によるビットパターンへの変換処理は、事前に決定するビットパターン変換をテーブル化し、入力パターンに応じてテーブルから読み出すことで実現できる。変換後のビットパターンの長さ（前述の第１の数に相当）は、無線送信機１が無線受信機２へ送りたい信号のビットレートであるビットパターン変換部１３への入力信号のビットレートと、高速シリアルインタフェース部１４から無線送信部１６への出力信号のビットレートとによって決まる。ビットパターン変換部１３が上記のような変換を行うことにより、データを受信する側の無線受信機２では、ＡＳＫ変調信号を復調する一般的な非同期検波である包絡線検波を行うことで受信データを得ることができる。

図２は、実施の形態１にかかる無線送信機１が備えるビットパターン変換部１３の構成例を示す図である。

図２に示すように、ビットパターン変換部１３は、ＡＳＫビットパターン変換テーブル３１を有する。ビットパターン変換部１３は、入力されるビット列５１の各ビットをＡＳＫビットパターン変換テーブル３１に従ってビットパターンに変換し、ビット列５２として出力する。図２では、高速シリアルインタフェース部１４の送信レート設定を４Ｇｂｐｓとし、送りたい信号のビットレートを１Ｇｂｐｓとした場合の例を示している。

図２に示す例の場合、ビットパターン変換部１３は、‘１’を送りたい場合は‘１０１０’に変換し、‘０’を送りたい場合は‘００００’に変換する。すなわち、ビットパターン変換部１３は、‘１’が入力されると‘１０１０’に変換して高速シリアルインタフェース部１４に出力し、‘０’が入力されると‘００００’に変換して高速シリアルインタフェース部１４に出力する。

高速シリアルインタフェース部１４は、ビットパターン変換部１３から受け取ったビット列をＩ（Inphase）ｃｈまたはＱ（Quadrature）ｃｈの信号として無線送信部１６に出力する。

図２に示す例とは異なるビット変換方法を図３に示す。図３は、実施の形態１にかかる無線送信機１が備えるビットパターン変換部１３の他の動作例を示す図である。

ビットパターン変換部１３は、図３に示すビット変換処理５３を実行してもよい。図３に示す例は、図２を用いて説明した例と同様に、高速シリアルインタフェース部１４の送信レート設定を４Ｇｂｐｓとし、送りたい信号のビットレートを１Ｇｂｐｓとした場合を示している。

図３に示す他の例の場合、ビットパターン変換部１３は、‘１’を送りたい場合は‘１１００’に変換し、‘０’を送りたい場合は‘００００’に変換する。この例では、‘１’を変換した後のビットパターン‘１１００’の周波数（交番パターンの周波数、この例では±１ＧＨｚ）に信号情報が存在するため、無線受信機２では搬送波周波数±１ＧＨｚの周波数に同期して復調を行うことになる。交番パターンの周波数をどうするか（上記の‘１０１０’にするか‘１１００’にするか）は、無線部１５を構成するハードウェア（例えば、集積回路）が対応可能な入力帯域幅や、送信したい信号のビットレート、高速シリアルインタフェース部１４が対応可能な送信レートの設定範囲等を考慮して決定する。

図２および図３を用いて説明したような変換をビットパターン変換部１３が行うことで、信号の変調成分がＤＣおよびビットパターン周波数を中心とする位置に発生し、ＡＣ結合によりＤＣ成分がカットされた場合においても、無線受信機２ではビットパターン周波数に同期することで情報をロストせずに復調することが可能となる。

無線送信部１６は、ビットパターン変換部１３から出力され、高速シリアルインタフェース部１４を介してＡＣ結合で入力されるビットパターン（Ｉｃｈ信号またはＱｃｈ信号）を定められた周波数にアップコンバートするなどしてＲＦ（Radio Frequency）信号に変換し、アンテナ等から送信する。信号送信スペクトルが広がり、周囲の無線システムへの干渉が問題となる場合には、ＲＦ信号への変換前後に任意の帯域制限フィルタ等を設けてもよい。

以上の無線送信機１の動作をフローチャートで示すと図４のようになる。図４は、実施の形態１にかかる無線送信機１によるデータ送信動作の一例を示すフローチャートである。

図４に示すように、無線送信機１は、まず、送信データを取得する（ステップＳ１１）。具体的には、有線信号受信部１１が有線信号を受信し、復調処理を実行することで、有線信号に含まれる送信データを取得する。有線信号受信部１１は、取得した送信データをパケット変換部１２に出力する。

無線送信機１は、次に、送信データをパケット化する（ステップＳ１２）。具体的には、パケット変換部１２が、有線信号受信部１１から入力される送信データをパケット化する。パケット変換部１２は、パケット化した送信データをビットパターン変換部１３に出力する。

無線送信機１は、次に、パケット化後の送信データのビットパターンを変換する（ステップＳ１３）。具体的には、ビットパターン変換部１３が、パケット変換部１２から入力される、パケット化された後の送信データの各ビットを定められたビットパターンに変換する。ビットパターン変換部１３は、ビットパターン変換後の送信データを高速シリアルインタフェース部１４経由で無線送信部１６に出力する。

無線送信機１は、次に、ビットパターン変換後の送信データを無線信号に変換して送信する（ステップＳ１４）。具体的には、無線送信部１６が、ビットパターン変換部１３から入力される、ビットパターン変換後の送信データを無線周波数帯の信号に変換し、無線信号としてアンテナから送信する。

図１の説明に戻り、無線受信機２は、有線信号送信部２１、パケット変換部２２、高速シリアルインタフェース部２３、検波部２５および無線受信部２６を備える。有線信号送信部２１、パケット変換部２２および高速シリアルインタフェース部２３はベースバンド部２０を構成し、検波部２５および無線受信部２６は無線部２４を構成する。無線受信機２は、無線信号を受信する一般的な受信装置であり、受信信号に対して一般的な復調処理を行い、無線送信機１から伝送されたデータを復元する。

ベースバンド部２０の高速シリアルインタフェース部２３と無線部２４の検波部２５とはＡＣ結合により接続される。

無線受信部２６は、無線送信機１から送信され、アンテナ等で受信されたＲＦ信号に対してダウンコンバート等を行い検波部２５に出力する。

検波部２５は、無線受信部２６が出力する信号に対して包絡線検波を行い、無線送信機１のパケット変換部１２が出力するビット列と同様のビット列を復元して高速シリアルインタフェース部２３に出力する。

高速シリアルインタフェース部２３は、検波部２５が出力するビット列を受け取りパケット変換部２２に受け渡す。

パケット変換部２２は、高速シリアルインタフェース部２３から入力される、パケット化された状態のビット列から情報系列を抽出して有線信号送信部２１に出力する。

有線信号送信部２１は、パケット変換部２２から情報系列を受け取ると、定められた形式の信号に変換する等して有線信号を生成し、図示を省略した他の機器に送信する。

以上説明したように、本実施の形態にかかる通信システム１００において、無線送信機１は、送信データを構成するビット系列の各ビットを、ＡＣ結合された区間を通過する際にＤＣ成分がカットされた場合でも元のビット系列を判定可能なビットパターンに変換するビットパターン変換部１３を備える。これにより、ビット処理を行うベースバンド部１０を構成する回路と、無線信号の送信処理を行う無線部１５を構成する回路とがＡＣ結合された構成であっても、正常なデータ伝送が可能となる。

実施の形態２．
図５は、実施の形態２にかかる無線通信装置が含まれる通信システム１００ａの構成例を示す図である。図５では、図１に示した実施の形態１にかかる通信システム１００と共通の構成要素に同じ符号を付している。このため、通信システム１００と同じ符号を付した構成要素については説明を省略する。

実施の形態１では、無線送信機１が送信データをＡＳＫ変調して無線受信機２へ伝送する通信システム１００について説明したが、ＡＳＫ変調方式は一般的にフェージング等の伝搬路変動に弱いため、伝搬路変動に強いＦＳＫ（Frequency Shift Keying）変調方式を用いたい場合もある。そこで、本実施の形態では、送信データをＦＳＫ変調して得られるＦＳＫ変調信号を伝送する通信システム１００ａについて説明する。

図５に示すように、通信システム１００ａは、実施の形態２にかかる無線通信装置である無線送信機１ａと、無線送信機１ａから送信される無線信号を受信する無線受信機２とを含む。

無線送信機１ａは、実施の形態１にかかる無線送信機１のビットパターン変換部１３をビットパターン変換部１３ａに置き換えた構成である。有線信号受信部１１、パケット変換部１２、ビットパターン変換部１３ａおよび高速シリアルインタフェース部１４はベースバンド部１０ａを構成する。ベースバンド部１０ａの高速シリアルインタフェース部１４と無線部１５の無線送信部１６とはＡＣ結合により接続される。

ビットパターン変換部１３ａは、パケット変換部１２から出力されるビット列の各ビットに対し、実施の形態１にかかる無線送信機１のビットパターン変換部１３とは異なる変換処理を実行する。

図６は、実施の形態２にかかる無線送信機１ａが備えるビットパターン変換部１３ａの構成例を示す図である。

図６に示すように、ビットパターン変換部１３ａは、位相計算部３２およびシリアルパラレル（Ｓ／Ｐ）変換部３３を備え、入力されるビット列６１の各ビットを定められたビットパターンに変換し、Ｉｃｈ信号およびＱｃｈ信号としてビット列６２を出力する。図６では、高速シリアルインタフェース部１４の送信レート設定を４Ｇｂｐｓとし、送りたい信号のビットレートを２Ｇｂｐｓとした場合の例を示している。

位相計算部３２は、入力ビットパターンｂ(ｔ)＝｛０，１｝と、オーバーサンプル率Ｐ（高速シリアルインタフェース部１４の送信レートの設定値と、実際に送信したい信号のビットレートとの比）とに基づいて、送信信号の位相情報であるπ／２単位の位相値θ(ｉ)＝｛π/４，３π/４，５π/４，７π/４｝を算出する。位相計算部３２は、決定した４つの位相値θ(ｉ)に２ｂｉｔを割り当て、θ_out(ｉ)＝｛１１，０１，００，１０｝をＳ／Ｐ変換部３３に出力する。すなわち、位相計算部３２は、位相値θ(ｉ)＝π/４の場合はθ_out(ｉ)＝１１をＳ／Ｐ変換部３３に出力し、位相値θ(ｉ)＝３π/４の場合はθ_out(ｉ)＝０１をＳ／Ｐ変換部３３に出力し、位相値θ(ｉ)＝５π/４の場合はθ_out(ｉ)＝００をＳ／Ｐ変換部３３に出力し、位相値θ(ｉ)＝７π/４の場合はθ_out(ｉ)＝１０をＳ／Ｐ変換部３３に出力する。

位相計算部３２による位相値θ(ｉ)の決定処理は以下の式（１）で表現できる。

Ｓ／Ｐ変換部３３は、位相計算部３２から出力される２ｂｉｔのシリアルデータをパラレルデータに変換し、変換後のデータ（２ｂｉｔのパラレルデータ）をＩｃｈ信号およびＱｃｈ信号として出力する。

図６に示す例の場合、オーバーサンプル率Ｐ＝２である。また、位相計算部３２に入力されるビットパターンｂ(ｔ)が［１，０，０，１］であり、このときの位相値θ(ｉ)の遷移を図で示すと図７のようになる。なお、図７は、実施の形態２にかかる無線送信機１ａの位相計算部３２が算出する位相値の遷移例を示す図である。

位相値θ(ｉ)が図７に示すように遷移する場合、位相計算部３２の出力θ_out(ｉ)は［１１，０１，００，０１，１１，１０，００，１０］となる。そして、Ｓ／Ｐ変換部３３からビット列６２が出力される。

このように、ビットパターン変換部１３ａは、送信データを構成するビット系列の各ビットを、ビット値と、高速シリアルインタフェース部１４の送信レートと送信データのビットレートとの比であるオーバーサンプル率Ｐとに基づいて、２ｂｉｔのビットパターンに変換し、各ビットをＩｃｈ信号およびＱｃｈ信号として出力する。これにより、ベースバンド部１０ａと無線部１５とを接続するＡＣ結合によって、ベースバンド部１０ａの出力信号からＤＣ成分がカットされた場合でも、データを受信する側の無線受信機２では、ＦＳＫ変調信号を復調する一般的な非同期検波であるディスクリミネータ検波を行うことで受信データを得ることができる。

本実施の形態にかかる無線送信機１ａのベースバンド部１０ａが出力する信号のコンスタレーションは、図８に示すもの、すなわち、ＤＣオフセットを持つコンスタレーションとなる。なお、図８は、実施の形態２にかかる無線送信機１ａのベースバンド部１０ａが出力する信号のコンスタレーションの一例を示す図である。

ベースバンド部１０ａが出力する信号は、ベースバンド部１０ａと無線部１５とを接続するＡＣ結合によりＤＣ成分がカットされ、無線部１５に入力される時点でのコンスタレーションは図９に示すものとなる。なお、図９は、実施の形態２にかかる無線送信機１ａの無線部１５に入力される信号のコンスタレーションの一例を示す図である。図９に示すように、無線部１５に入力される信号はＤＣ成分を有していない。このため、受信側（無線受信機２）では信号点を正しく判定して元のビット列を得ることが可能となる。

以上説明したように、本実施の形態にかかる無線送信機１ａによれば、ベースバンド部１０ａと無線部１５とがＡＣ結合により接続される場合であってもデータ伝送を正常に行うことができる。また、ビットパターン変換部１３ａは、入力ビットパターンおよびオーバーサンプル率Ｐに基づいて４値の位相情報を決定し、これを２値のＩ信号およびＱ信号に変換するため、伝搬路変動が激しい環境においてもデータを正しく伝送することが可能となり、高品質な通信を実現できる。

つづいて、実施の形態１にかかる無線送信機１および実施の形態２にかかる無線送信機１ａのハードウェア構成について説明する。無線送信機１のハードウェア構成と無線送信機１ａのハードウェア構成とは同様であるため、ここでは無線送信機１のハードウェア構成について説明する。

無線送信機１の無線部１５は、例えば、トランシーバーで実現される。

無線送信機１のベースバンド部１０は、例えば、受信回路、シリアルインタフェースおよび処理回路により実現される。具体的には、ベースバンド部１０の有線信号受信部１１が受信回路により実現され、高速シリアルインタフェース部１４がシリアルインタフェースにより実現される。ベースバンド部１０のパケット変換部１２およびビットパターン変換部１３が処理回路により実現される。

パケット変換部１２およびビットパターン変換部１３を実現する処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。

図１０は、実施の形態１にかかる無線送信機１のベースバンド部１０を構成するパケット変換部１２およびビットパターン変換部１３を実現する処理回路の例を示す図である。図１０では、パケット変換部１２およびビットパターン変換部１３をプロセッサ９１およびメモリ９２で実現する場合の処理回路９０の例を示している。図１０に示す処理回路９０は、プロセッサ９１およびメモリ９２を備える。処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、無線送信機１のベースバンド部１０を構成するパケット変換部１２およびビットパターン変換部１３の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を無線送信機１に実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。

プロセッサ９１は、例えば、ＣＰＵ（Central Processing Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital Signal Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリである。

図１１は、実施の形態１にかかる無線送信機１のベースバンド部１０を構成するパケット変換部１２およびビットパターン変換部１３を実現する処理回路の他の例を示す図である。図１１では、パケット変換部１２およびビットパターン変換部１３を専用のハードウェアで構成する場合の処理回路９３の例を示している。図１１に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。なお、処理回路９３は、シリアルインタフェースを備える構成であってもよい。この場合、ベースバンド部１０の高速シリアルインタフェース部１４を処理回路９３で実現してもよい。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１ａ無線送信機、２無線受信機、１０，１０ａ，２０ベースバンド部、１１有線信号受信部、１２，２２パケット変換部、１３，１３ａビットパターン変換部、１４，２３高速シリアルインタフェース部、１５，２４無線部、１６無線送信部、２１有線信号送信部、２５検波部、２６無線受信部、３１ＡＳＫビットパターン変換テーブル、３２位相計算部、３３シリアルパラレル変換部、１００，１００ａ通信システム。

Claims

ＡＳＫ変調された送信データを生成するベースバンド部を構成する回路と無線信号を送信する無線部を構成する回路とがＡＣ結合により接続された無線通信装置であって、
前記ベースバンド部は、
前記送信データを構成する各ビットを、前記ＡＣ結合により信号の直流成分がカットされた場合でも包絡線検波により元のビットを復元可能なビットパターンに変換するビットパターン変換部、
を備え、
前記ビットパターン変換部は、
０を示すビットについては、０を示すビットが定められた第１の数だけ連続するビットパターンに変換し、
１を示すビットについては、１を示すビットが第２の数だけ連続するビット列と０を示すビットが前記第２の数だけ連続するビット列とが交互に連なり、かつ合計ビット数が前記第１の数のビットパターンに変換する、
ことを特徴とする無線通信装置。
前記ベースバンド部は、
前記ビットパターン変換部によりビット変換されたビットを無線送信部に送信するシリアルインタフェース部、を備え、
前記ビットパターン変換部における変換後のビットパターンの長さに相当する第１の数は、前記ビットパターン変換部への入力信号のビットレートと、前記シリアルインタフェース部から出力される信号のビットレートとによって決まる、
ことを特徴とする請求項１に記載の無線通信装置。
ＡＳＫ変調された送信データを生成するベースバンド部を構成する回路と無線信号を送信する無線部を構成する回路とがＡＣ結合により接続された無線通信装置が信号を送信する無線通信方法であって、
前記ベースバンド部が、前記送信データを構成する各ビットを、前記ＡＣ結合により信号の直流成分がカットされた場合でも包絡線検波により元のビットを復元可能なビットパターンに変換して前記無線部に出力するビットパターン変換ステップと、
前記無線部が、前記ビットパターンを無線周波数帯の信号に変換して送信する無線送信ステップと、
を含み、
前記ビットパターン変換ステップでは、
０を示すビットについては、０を示すビットが定められた第１の数だけ連続するビットパターンに変換し、
１を示すビットについては、１を示すビットが第２の数だけ連続するビット列と０を示すビットが前記第２の数だけ連続するビット列とが交互に連なり、かつ合計ビット数が前記第１の数のビットパターンに変換する、
ことを特徴とする無線通信方法。
ＡＳＫ変調された送信データを生成するベースバンド部を構成する回路と無線信号を送信する無線部を構成する回路とがＡＣ結合により接続された無線通信装置を制御する制御回路であって、
前記ベースバンド部が、前記送信データを構成する各ビットを、前記ＡＣ結合により信号の直流成分がカットされた場合でも包絡線検波により元のビットを復元可能なビットパターンに変換して前記無線部に出力するビットパターン変換ステップと、
前記無線部が、前記ビットパターンを無線周波数帯の信号に変換して送信する無線送信ステップと、
を前記無線通信装置に実行させ、
前記ビットパターン変換ステップでは、
０を示すビットについては、０を示すビットが定められた第１の数だけ連続するビットパターンに変換し、
１を示すビットについては、１を示すビットが第２の数だけ連続するビット列と０を示すビットが前記第２の数だけ連続するビット列とが交互に連なり、かつ合計ビット数が前記第１の数のビットパターンに変換する、
ことを特徴とする制御回路。
ＡＳＫ変調された送信データを生成するベースバンド部を構成する回路と無線信号を送信する無線部を構成する回路とがＡＣ結合により接続された無線通信装置を制御するプログラムを記憶する記憶媒体であって、
前記プログラムは、
前記ベースバンド部が、前記送信データを構成する各ビットを、前記ＡＣ結合により信号の直流成分がカットされた場合でも包絡線検波により元のビットを復元可能なビットパターンに変換して前記無線部に出力するビットパターン変換ステップと、
前記無線部が、前記ビットパターンを無線周波数帯の信号に変換して送信する無線送信ステップと、
を前記無線通信装置に実行させ、
前記ビットパターン変換ステップでは、
０を示すビットについては、０を示すビットが定められた第１の数だけ連続するビットパターンに変換し、
１を示すビットについては、１を示すビットが第２の数だけ連続するビット列と０を示すビットが前記第２の数だけ連続するビット列とが交互に連なり、かつ合計ビット数が前記第１の数のビットパターンに変換する、
ことを特徴とする記憶媒体。