JP4411110B2

JP4411110B2 - キャリア再生回路

Info

Publication number: JP4411110B2
Application number: JP2004071911A
Authority: JP
Inventors: 清志松野
Original assignee: NEC Network and Sensor Systems Ltd
Current assignee: NEC Network and Sensor Systems Ltd
Priority date: 2004-03-15
Filing date: 2004-03-15
Publication date: 2010-02-10
Anticipated expiration: 2024-03-15
Also published as: JP2005260769A

Description

本発明はキャリア再生回路に係り、特に受信した直交変調波からキャリアを再生するキャリア再生回路に関する。

従来より、変調された受信信号をコスタス回路によりキャリア再生して得られたキャリアに基づき復号することは周知である(例えば、特許文献１参照)。

図４は従来のキャリア再生回路の一例を備えた送受信システムの概略ブロック図を示す。同図において、送信されるべき情報の同相信号Ｉと直交信号Ｑとは直交変調器１に供給され、ここで送信側局部発振器２からの発振周波数をキャリアとして直交変調される。直交変調器１で得られた直交変調波は、図示しない送信手段により無線送信され、所望の伝送路を経て受信装置で受信されて直交復調器３に供給される。

直交復調器３は電圧制御発振器（ＶＣＯ）から構成される受信側局部発振器６からの再生キャリアに基づき、周知の方法で受信直交変調波を直交復調して、復調同相信号Ｉと復調直交信号Ｑとを得る。ここで、正確な復調動作を行うためには、送信側局部発振器２から出力される送信側局部発振周波数と、受信側局部発振器６から出力される受信側局部発振周波数(再生キャリア)とが一致する必要があるが、直交変調波が伝送路を伝送されることにより、上記の送信側局部発振周波数と受信側局部発振周波数(再生キャリア)との間で周波数誤差が生じる。

そこで、直交復調器３から出力された復調同相信号Ｉ（復調Ｉ信号）と復調直交信号Ｑ(復調Ｑ信号)は、ディジタル信号処理の同期検波方式として用いられるコスタス回路４に供給され、ここで周知の方法で復調Ｉ信号と復調Ｑ信号から再生キャリアを生成するために必要な位相情報を取り出し、その位相情報を受信側局部発振器６に制御電圧として印加して、再生キャリアが送信側局部発振周波数の周波数及び位相と一致するように制御する。

しかしながら、直交復調器３のフィードバックループ内に設けられたコスタス回路４と受信側局部発振器６とからなる従来のキャリア再生回路においては、受信側局部発振器６を構成するＶＣＯの精度や周波数可変範囲、キャリア再生回路のループゲイン等でキャリアの再生可能な周波数範囲に限界があり、広範囲にわたってキャリア再生できないという問題がある。

本発明は上記の点に鑑みなされたもので、従来に比べてより広範囲の周波数範囲でキャリア再生が可能なキャリア再生回路を提供することを目的とする。

特開２０００−９４５８５号公報

本発明は上記の目的を達成するため、受信した直交変調波を再生キャリアに基づき復調する直交復調器から出力される同相信号及び直交信号を入力として受け、直交復調器へ再生キャリアを供給するキャリア再生回路において、復調された同相信号及び直交信号から、直交変調波の送信側キャリアとの誤差を補正するための位相情報を出力するコスタス回路と、コスタス回路から出力された位相情報の値に基づき、送信側のキャリア周波数に対して再生キャリア周波数が進んでいるのか、遅れているのかの周波数制御方向を判定し、判定した周波数方向に応じて第１の論理値の判定信号又は第２の論理値の判定信号を出力する周波数制御方向判定回路と、周波数制御方向判定回路から出力される第１の論理値の判定信号が所定期間連続したときに第１の論理値の平均化信号を出力し、第２の論理値の判定信号が所定期間連続したときに第２の論理値の平均化信号を出力する平均化回路と、第１の論理値の平均化信号により加算計数を行い、かつ、第２の論理値の平均化信号により減算計数を行い、計数値が所定値になったときに第１の計数信号を出力する第１のアップダウンカウンタと、第１の論理値の平均化信号により減算計数を行い、かつ、第２の論理値の平均化信号により加算計数を行い、計数値が所定値になったときに第２の計数信号を出力する第２のアップダウンカウンタとを含む計数回路と、第１の計数信号がアップ端子に供給され、第２の計数信号がダウン端子に供給される第３のアップダウンカウンタと、第３のアップダウンカウンタの計数値と、コスタス回路からの位相情報とを加算して再生キャリアの周波数制御範囲を拡大する位相制御を行うための制御信号を生成する加算器とからなる制御信号生成回路と、制御信号生成回路から出力された制御信号に基づき、再生キャリアとなる発振周波数が可変制御される受信側可変周波数発振器とを有する構成としたものである。

この発明では、コスタス回路の出力側に設けた、周波数制御方向判定回路、平均化回路、計数回路、及び制御信号生成回路よりなる位相制御回路により、コスタス回路から出力された位相情報に基づき、現在の再生キャリアの周波数制御方向に応じてその周波数制御範囲を拡大する位相制御を行うための制御信号を出力するようにしたため、キャリアを再生できる周波数範囲を拡大することができる。

また、上記の目的を達成するため、本発明は送信側局部発振器から出力されたキャリアに基づき、同相信号と直交信号とを直交変調器で直交変調して得られた直交変調波を送信し、送信された直交変調波を受信し直交復調器で再生キャリアに基づいて復調して同相信号と直交信号の復調出力を得る送受信システムに適用されるキャリア再生回路であって、直交復調器で復調された同相信号及び直交信号から、直交変調波の送信側キャリアとの誤差を補正するための位相情報を出力するコスタス回路と、コスタス回路から出力された位相情報の値に基づき、送信側のキャリア周波数に対して再生キャリア周波数が進んでいるのか、遅れているのかの周波数制御方向を判定し、判定した周波数方向に応じて第１の論理値の判定信号又は第２の論理値の判定信号を出力する周波数制御方向判定回路と、周波数制御方向判定回路から出力される第１の論理値の判定信号が所定期間連続したときに第１の論理値の平均化信号を出力し、第２の論理値の判定信号が所定期間連続したときに第２の論理値の平均化信号を出力する平均化回路と、第１の論理値の平均化信号により加算計数を行い、かつ、第２の論理値の平均化信号により減算計数を行い、計数値が所定値になったときに第１の計数信号を出力する第１のアップダウンカウンタと、第１の論理値の平均化信号により減算計数を行い、かつ、第２の論理値の平均化信号により加算計数を行い、計数値が所定値になったときに第２の計数信号を出力する第２のアップダウンカウンタとを含む計数回路と、第１の計数信号がアップ端子に供給され、第２の計数信号がダウン端子に供給される第３のアップダウンカウンタと、第３のアップダウンカウンタの計数値と、コスタス回路からの位相情報とを加算して再生キャリアの周波数制御範囲を拡大する位相制御を行うための制御信号を生成する加算器とからなる制御信号生成回路と、制御信号生成回路から出力された制御信号に基づき、再生キャリアとなる発振周波数が可変制御される受信側可変周波数発振器とを有し、直交変調器、送信側局部発振器及び直交復調器と共に同一のゲートアレーに組み込まれてなることを特徴とする。

この発明では、キャリア再生回路が、直交変調器、送信側局部発振器及び直交復調器と共にディジタル化されて同一のゲートアレーに組み込まれているため、デジタル化によりアナログ的な不安定要素を無くすことができる。

また、上記の目的を達成するため、本発明は、コスタス回路から出力される位相情報は、再生キャリアの周波数制御方向を示す極性ビットと位相情報を示すデータビットからなり、周波数制御方向判定回路は、極性ビットの値により周波数制御方向を判定し、判定した周波数制御方向がプラスのときは第１の論理値の判定信号を出力し、判定した周波数制御方向がマイナスのときは第２の論理値の判定信号を出力する回路であることを特徴とする。

更に、上記の目的を達成するため、本発明は、平均化回路が、周波数制御方向判定回路から出力される第１の論理値の判定信号が所定期間連続したときに第１の論理値の平均化信号を出力する第１のカウンタと、第２の論理値の判定信号が所定期間連続したときに第２の論理値の平均化信号を出力する第２のカウンタと、第１の論理値の平均化信号又は第２の論理値の平均化信号が出力されたときに第１のカウンタ及び第２のカウンタを同時にクリアする第１の論理回路とからなり、計数回路が、第１及び第２のアップダウンカウンタと、第１の計数信号又は第２の計数信号が出力されたときに第１及び第２のアップダウンカウンタを同時にクリアする第２の論理回路とからなることを特徴とする。

本発明によれば、コスタス回路の出力側に設けた位相制御回路により、コスタス回路から出力された位相情報に基づき、現在の再生キャリアの周波数制御方向に応じて、つまり周波数がどのようにずれているかを判断して、その周波数制御範囲を拡大する位相制御を行うための制御信号を出力して再生キャリアを出力する可変周波数発振器を制御することにより、キャリアを再生できる周波数範囲を拡大できるため、キャリアが大きくずれていてもそのずれに追従して再生することができ、また、今までできなかった周波数ずれまで補正することができる。

また、本発明によれば、誤情報を位相制御回路を構成するカウンタをクリアすることで消しているので、キャリア再生のための安定した位相制御ができる。

更に、本発明によれば、キャリア再生回路を、直交変調器、送信側局部発振器及び直交復調器と共にディジタル化して同一のゲートアレーに組み込むことにより、ディジタル化によりアナログ的な不安定要素を無くすようにしたため、より安定したキャリア再生ができる。

次に、本発明の最良の実施の形態について説明する。図１は本発明になるキャリア再生回路の一実施の形態を備えた送受信システムの概略ブロック図を示す。同図中、図４と同一構成部分には同一符号を付してある。図１において、直交変調器１で得られた直交変調波は、図示しない送信手段により例えば電力増幅後、ＧＨｚ帯に周波数がアップコンバートされた後無線送信され、所望の伝送路１０を経て受信装置で受信されてダウンコンバートされた後直交復調器３に供給される。なお、送受信される直交変調波としては、例えば、ＱＰＳＫ、８相ＰＳＫ、１６ＱＡＭなどがある。

直交復調器３は可変周波数発振器である電圧制御発振器（ＶＣＯ）から構成される受信側局部発振器６からの再生キャリアに基づき、周知の方法で受信直交変調波を直交復調して、復調同相信号Ｉと復調直交信号Ｑとを得る。ここで、直交復調器３の復調出力端からキャリア入力端の間のフィードバックループに設けられる本実施の形態のキャリア再生回路は、コスタス回路４、位相制御回路５及びＶＣＯからなる受信側局部発振器６から構成されている。

すなわち、本実施の形態のキャリア再生回路では、送信側及び受信側の間の局部発信周波数誤差をコスタス回路４によって制御するが、そのコスタス回路４の後段に位相制御回路５を追加することで、制御可能な周波数範囲を広げている点に特徴がある。

位相制御回路５は例えば図２の回路図に示す如き構成とされている。同図に示すように、位相制御回路５は、コスタス回路４から出力されたコスタス電圧を入力として受け、送信側の局部発振周波数に対して受信側の局部発振周波数が進んでいるのか、遅れているのか判断する周波数制御方向判定回路５１と、周波数制御方向判定回路５１の出力信号を平均化する平均化回路５２と、平均化回路５２の出力信号を計数する計数回路５３と、計数回路５３の計数値と前記コスタス電圧とに基づき、ＶＣＯからなる受信側局部発振器６の出力局部発振周波数を制御するための制御電圧を生成する制御電圧生成回路５４とから構成されている。

周波数制御方向判定回路５１は、コスタス電圧のデータビットに相当する複数ビットの値がすべて０とする０発生器５１１と、ＡＮＤ回路５１２及び５１３からなる。ＡＮＤ回路５１２及び５１３は、それぞれ０発生器５１１から０データが共通に供給されるが、ＡＮＤ回路５１２はコスタス電圧の最上位ビット（ＭＳＢ）の極性が反転されて入力され、ＡＮＤ回路５１３は反転されることなくそのまま入力される点で異なる。

平均化回路５２は、２つの４ビットカウンタ５２１及び５２２と、それらのカウンタ５２１及び５２２のキャリーアウト端子ＲＣに入力端子が接続され、出力端子がカウンタ５２１及び５２２のクリア端子に接続された２入力ＯＲ回路５２３とからなる。計数回路５３は、２つの８ビットのアップダウンカウンタ５３１及び５３２と、それらのアップダウンカウンタ５３１及び５３２のキャリーアウト端子ＲＣに入力端子が接続され、出力端子がアップダウンカウンタ５３１及び５３２のクリア端子に接続された２入力ＯＲ回路５２３とからなる。

制御電圧生成回路５４は、１４ビットのアップダウンカウンタ５４１と、加算器５４２とからなる。アップダウンカウンタ５４１は、そのアップ端子ＵＰがアップダウンカウンタ５３１のキャリーアウト端子ＲＣに接続され、そのダウン端子ＤＯＷＮがアップダウンカウンタ５３２のキャリーアウト端子ＲＣに接続されている。加算器５４２はアップダウンカウンタ５４１の出力信号とコスタス電圧とを加算する。

なお、平均化回路５２、計数回路５３及び制御電圧生成回路５４を構成する各カウンタ５２１、５２２、５３１、５３２、５４１のクロック入力端子には、外部の発振器からクロック信号がそれぞれ共通に供給されるが、当該外部の発振器とクロック入力信号線は図示の便宜上、省略してある。

次に、図２の位相制御回路５の動作について詳細に説明する。コスタス回路４から出力された、例えば１４ビットのコスタス電圧は、最上位ビット（ＭＳＢ）が極性ビットで、２ビット目以降１４ビット目が電圧値を示すディジタルデータであるディジタル信号であり、コスタス電圧のＭＳＢのみがＡＮＤ回路５１２及び５１３の各一方の入力端子に供給される。ただし、ＡＮＤ回路５１２はコスタス電圧のＭＳＢの値を極性反転して他方の入力端子に供給される０発生器５１１からの０データとの論理積演算を行うのに対し、ＡＮＤ回路５１３はコスタス電圧のＭＳＢの値をそのままの極性で他方の入力端子に供給される０発生器５１１からの０データとの論理積演算を行う。

従って、現在周波数制御がプラス側に働いているときには、コスタス電圧のＭＳＢが例えば論理０であるので、ＡＮＤ回路５１２及び５１３のうちＡＮＤ回路５１２の出力信号のみがハイレベル(論理１)となる。これとは逆に、現在周波数制御がマイナス側に働いているときには、コスタス電圧のＭＳＢが例えば論理１であるので、ＡＮＤ回路５１２及び５１３のうちＡＮＤ回路５１３の出力信号のみがハイレベル(論理１)となる。このようにして、現在の周波数制御方向を判定することができる。

平均化回路５２を構成する４ビットカウンタ５２１は、そのイネーブル端子ＥＮにハイレベルの信号が供給されている期間中、クロック端子に供給されるクロックをカウントし、１６回クロックを計数するとキャリーアウト端子ＲＣからハイレベルのキャリーアウト信号を出力する。同様に、平均化回路５２を構成する４ビットカウンタ５２２は、そのイネーブル端子ＥＮにハイレベルの信号が供給されている期間中、クロック端子に供給されるクロックをカウントし、１６回クロックを計数するとキャリーアウト端子ＲＣからハイレベルのキャリーアウト信号を出力する。

従って、周波数制御方向がプラス側にクロックの１６周期の期間働いているときに、カウンタ５２１からキャリーアウト信号が出力され、周波数制御方向がマイナス側にクロックの１６周期の期間働いているときに、カウンタ５２２からキャリーアウト信号が出力される。カウンタ５２１及び５２２の一方から上記のようにキャリーアウト信号が出力されると、そのキャリーアウト信号は計数回路５３に供給される一方、ＯＲ回路５２３を通してカウンタ５２１及び５２２の各クリア端子ＣＬＲに共通に供給され、カウンタ５２１及び５２２を同時にクリアする。

計数回路５３を構成する８ビットのアップダウンカウンタ５３１は、カウンタ５２１からのキャリーアウト信号がアップ端子ＵＰに供給されると、クロックを加算計数し、カウンタ５２２からのキャリーアウト信号がダウン端子ＤＯＷＮに供給されると、クロックを減算計数する。他方、計数回路５３を構成するもう一方の８ビットのアップダウンカウンタ５３２は、カウンタ５２２からのキャリーアウト信号がアップ端子ＵＰに供給されると、クロックを加算計数し、カウンタ５２１からのキャリーアウト信号がダウン端子ＤＯＷＮに供給されると、クロックを減算計数する。

従って、周波数制御がプラス側に働いているとアップダウンカウンタ５３１の計数値は増加し、アップダウンカウンタ５３２の計数値は減少する。これとは逆に、周波数制御がマイナス側に働いているとアップダウンカウンタ５３１の計数値は減少し、アップダウンカウンタ５３２の計数値は増加する。アップダウンカウンタ５３１及び５３２は８ビットのカウンタであるため、計数値が２５６になると、キャリーアウト信号を出力する。これにより、より多くの情報がここで蓄積される。

なお、アップダウンカウンタ５３１及び５３２の一方から上記のようにキャリーアウト信号が出力されると、そのキャリーアウト信号は制御電圧生成回路５４に供給される一方、ＯＲ回路５３３を通してアップダウンカウンタ５３１及び５３２の各クリア端子ＣＬＲに共通に供給され、カウンタ５３１及び５３２を同時にクリアする。

制御電圧生成回路５４を構成する１４ビットのアップダウンカウンタ５４１は、アップダウンカウンタ５３１からのキャリーアウト信号がアップ端子ＵＰに供給されると、クロックを加算計数し、アップダウンカウンタ５３２からのキャリーアウト信号がダウン端子ＤＯＷＮに供給されると、クロックを減算計数する。アップダウンカウンタ５４１の計数値は加算器５４２に供給され、ここでコスタス回路４から出力される元のコスタス電圧に加算され、その加算値が図１のＶＣＯからなる受信側局部発振器６に制御電圧として出力される。

これにより、例えば周波数制御がプラス側で続いていると、アップダウンカウンタ５４１の計数値が大きくなり、その計数値と元のコスタス電圧との加算値が制御電圧として受信側局部発振器６に供給され、その出力発振周波数をコスタス電圧だけの従来に比べてより一層高く制御するので、発振側局部発振周波数との誤差がより一層小さくなり、直交復調器３で正常に受信復調することができる。

このように、本実施の形態によれば、ディジタル信号処理の同期検波方式として用いられるコスタスループの中で、Ｉ信号とＱ信号からキャリアを生成するために必要な位相情報を取り出し、その情報をコスタスループの中でロジック的に処理し制御することで、コスタス制御電圧の制御範囲を広げることができる。

次に、本発明の他の実施の形態について説明する。図３は本発明になるキャリア再生回路の他の実施の形態を備えた送受信システムの概略ブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図３に示す他の実施の形態は、送受信装置に適用したもので、送信側の直交変調器１及び送信側局部発振器２と、受信側の直交復調器３、コスタス回路４、位相制御回路５及び受信側局部発振器６とからなる回路部をディジタル回路化し、一つの書換可能なゲートアレー（ＦＰＧＡ：Field Programmable Gate Alley）８内に組み込むようにしたものである。

これにより、直交変調器１の出力側にＤ／Ａ変換器９を設け、直交変調器１から出力されたディジタル直交変調波をＤ／Ａ変換器９によりアナログ信号に変換してから、所定の周波数帯にアップコンバートして伝送路１０へ無線送信する。他の装置から送信された上記の直交変調波を受信する受信側では、受信した信号をダウンコンバートしてからＡ／Ｄ変換器１１によりディジタル信号に変換して直交復調器３に供給する。

従って、この実施の形態では、第１の実施の形態に比しＤ／Ａ変換器９とＡ／Ｄ変換器１１とが追加されるが、ディジタル化によりアナログ的な不安定要素がなくなり、より安定したキャリア再生ができるという効果が得られる。

本発明のキャリア再生回路の一実施の形態を備えた送受信システムの概略ブロック図である。図１中の位相制御回路の一実施の形態の回路図である。本発明のキャリア再生回路の他の実施の形態を備えた送受信システムの概略ブロック図である。従来のキャリア再生回路の一例を備えた送受信システムの概略ブロック図である。

符号の説明

１直交変調器
２送信側局部発振器
３直交復調器
４コスタス回路
５位相制御回路
６受信側局部発振器
８書換可能なゲートアレー（ＦＰＧＡ）
９Ｄ／Ａ変換器
１０伝送路
１１Ａ／Ｄ変換器
５１周波数制御方向判定回路
５２平均化回路
５３計数回路
５４制御電圧生成回路
５２１、５２２４ビットカウンタ
５３１、５３２８ビットアップダウンカウンタ
５４１１４ビットアップダウンカウンタ
５４２加算器

Claims

受信した直交変調波を再生キャリアに基づき復調する直交復調器から出力される同相信号及び直交信号を入力として受け、前記直交復調器へ前記再生キャリアを供給するキャリア再生回路において、
復調された前記同相信号及び直交信号から、前記直交変調波の送信側キャリアとの誤差を補正するための位相情報を出力するコスタス回路と、
前記コスタス回路から出力された位相情報の値に基づき、送信側のキャリア周波数に対して再生キャリア周波数が進んでいるのか、遅れているのかの周波数制御方向を判定し、判定した周波数方向に応じて第１の論理値の判定信号又は第２の論理値の判定信号を出力する周波数制御方向判定回路と、
前記周波数制御方向判定回路から出力される前記第１の論理値の判定信号が所定期間連続したときに第１の論理値の平均化信号を出力し、前記第２の論理値の判定信号が前記所定期間連続したときに第２の論理値の平均化信号を出力する平均化回路と、
前記第１の論理値の平均化信号により加算計数を行い、かつ、前記第２の論理値の平均化信号により減算計数を行い、計数値が所定値になったときに第１の計数信号を出力する第１のアップダウンカウンタと、前記第１の論理値の平均化信号により減算計数を行い、かつ、前記第２の論理値の平均化信号により加算計数を行い、計数値が前記所定値になったときに第２の計数信号を出力する第２のアップダウンカウンタとを含む計数回路と、
前記第１の計数信号がアップ端子に供給され、前記第２の計数信号がダウン端子に供給される第３のアップダウンカウンタと、該第３のアップダウンカウンタの計数値と、前記コスタス回路からの位相情報とを加算して前記再生キャリアの周波数制御範囲を拡大する位相制御を行うための制御信号を生成する加算器とからなる制御信号生成回路と、
前記制御信号生成回路から出力された制御信号に基づき、前記再生キャリアとなる発振周波数が可変制御される受信側可変周波数発振器と
を有することを特徴とするキャリア再生回路。
送信側局部発振器から出力されたキャリアに基づき、同相信号と直交信号とを直交変調器で直交変調して得られた直交変調波を送信し、送信された前記直交変調波を受信し直交復調器で再生キャリアに基づいて復調して前記同相信号と直交信号の復調出力を得る送受信システムに適用されるキャリア再生回路であって、
前記直交復調器で復調された前記同相信号及び直交信号から、前記直交変調波の送信側キャリアとの誤差を補正するための位相情報を出力するコスタス回路と、
前記コスタス回路から出力された位相情報の値に基づき、送信側のキャリア周波数に対して再生キャリア周波数が進んでいるのか、遅れているのかの周波数制御方向を判定し、判定した周波数方向に応じて第１の論理値の判定信号又は第２の論理値の判定信号を出力する周波数制御方向判定回路と、
前記周波数制御方向判定回路から出力される前記第１の論理値の判定信号が所定期間連続したときに第１の論理値の平均化信号を出力し、前記第２の論理値の判定信号が前記所定期間連続したときに第２の論理値の平均化信号を出力する平均化回路と、
前記第１の論理値の平均化信号により加算計数を行い、かつ、前記第２の論理値の平均化信号により減算計数を行い、計数値が所定値になったときに第１の計数信号を出力する第１のアップダウンカウンタと、前記第１の論理値の平均化信号により減算計数を行い、かつ、前記第２の論理値の平均化信号により加算計数を行い、計数値が前記所定値になったときに第２の計数信号を出力する第２のアップダウンカウンタとを含む計数回路と、
前記第１の計数信号がアップ端子に供給され、前記第２の計数信号がダウン端子に供給される第３のアップダウンカウンタと、該第３のアップダウンカウンタの計数値と、前記コスタス回路からの位相情報とを加算して前記再生キャリアの周波数制御範囲を拡大する位相制御を行うための制御信号を生成する加算器とからなる制御信号生成回路と、
前記制御信号生成回路から出力された制御信号に基づき、前記再生キャリアとなる発振周波数が可変制御される受信側可変周波数発振器と
を有し、前記直交変調器、前記送信側局部発振器及び前記直交復調器と共に同一のゲートアレーに組み込まれてなることを特徴とするキャリア再生回路。
前記コスタス回路から出力される位相情報は、前記再生キャリアの周波数制御方向を示す極性ビットと位相情報を示すデータビットからなり、前記周波数制御方向判定回路は、前記極性ビットの値により前記周波数制御方向を判定し、判定した周波数制御方向がプラスのときは第１の論理値の判定信号を出力し、判定した周波数制御方向がマイナスのときは第２の論理値の判定信号を出力する回路であることを特徴とする請求項１又は２記載のキャリア再生回路。
前記平均化回路は、前記周波数制御方向判定回路から出力される前記第１の論理値の判定信号が所定期間連続したときに第１の論理値の平均化信号を出力する第１のカウンタと、前記第２の論理値の判定信号が前記所定期間連続したときに第２の論理値の平均化信号を出力する第２のカウンタと、前記第１の論理値の平均化信号又は前記第２の論理値の平均化信号が出力されたときに前記第１のカウンタ及び第２のカウンタを同時にクリアする第１の論理回路とからなり、
前記計数回路は、前記第１及び第２のアップダウンカウンタと、前記第１の計数信号又は前記第２の計数信号が出力されたときに前記第１及び第２のアップダウンカウンタを同時にクリアする第２の論理回路とからなることを特徴とする請求項１又は２記載のキャリア再生回路。